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参数资料
| 型号： | MB95F332KPMC-G-SNE2 |
| 厂商： | FUJITSU LTD |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | MICROCONTROLLER, PQFP32 |
| 封装： | 7 X 7 MM, 1.60 MM HEIGHT, 0.80 MM PITCH, PLASTIC, LQFP-32 |
| 文件页数： | 37/68页 |
| 文件大小： | 4600K |
| 代理商： | MB95F332KPMC-G-SNE2 |
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42
DS07–12629–1E
MB95330H Series
Sampling is executed at the falling edge of the sampling clock*1, and serial clock delay is disabled*2.
(ESCR register: SCES bit = 1, ECCR register: SCDE bit = 0)
(VCC = 5.0 V
±10%, VSS = 0.0 V, TA = 40°C to +85°C)
*1: There is a function used to choose whether the sampling of reception data is performed at a rising edge or
a falling edge of the serial clock.
*2: The serial clock delay function is a function used to delay the output signal of the serial clock for half the clock.
*3: See “(2) Source Clock/Machine Clock” for tMCLK.
Parameter
Symbol Pin name
Condition
Value
Unit
Min
Max
Serial clock cycle time
tSCYC
SCK
Internal clock
operation output pin:
CL = 80 pF
+ 1 TTL
5 tMCLK*3
—ns
SCK
↑ → SOT delay time
tSHOVI
SCK, SOT
95
+95
ns
Valid SIN
→ SCK ↓
tIVSLI
SCK, SIN
tMCLK*3
+ 190
—
ns
SCK
↓ → valid SIN hold time
tSLIXI
SCK, SIN
0
—
ns
Serial clock “H” pulse width
tSHSL
SCK
External clock
operation output pin:
CL = 80 pF
+ 1 TTL
3 tMCLK*3
tR
—ns
Serial clock “L” pulse width
tSLSH
SCK
tMCLK*3
+ 95
—
ns
SCK
↑ → SOT delay time
tSHOVE
SCK, SOT
—
2 tMCLK*3
+ 95 ns
Valid SIN
→ SCK ↓
tIVSLE
SCK, SIN
190
—
ns
SCK
↓ → valid SIN hold time
tSLIXE
SCK, SIN
tMCLK*3
+ 95
—
ns
SCK fall time
tF
SCK
—
10
ns
SCK rise time
tR
SCK
—
10
ns
相关PDF资料 |
PDF描述 |
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