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参数资料
| 型号： | MB95F332KPMC-G-SNE2 |
| 厂商： | FUJITSU LTD |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | MICROCONTROLLER, PQFP32 |
| 封装： | 7 X 7 MM, 1.60 MM HEIGHT, 0.80 MM PITCH, PLASTIC, LQFP-32 |
| 文件页数： | 43/68页 |
| 文件大小： | 4600K |
| 代理商： | MB95F332KPMC-G-SNE2 |
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48
DS07–12629–1E
MB95330H Series
(VCC = 5.0 V
±10%, AVSS = VSS = 0.0 V, TA = 40°C to +85°C)
(Continued)
Parameter
Sym-
bol
Pin
name
Condition
Value*2
Unit
Remarks
Min
Max
SCL clock “L”
width
tLOW
SCL
R = 1.7 k
Ω,
C = 50 pF*1
(2
+ nm/2)tMCLK 20
—
ns
Master mode
SCL clock “H”
width
tHIGH SCL
(nm/2)tMCLK
20
(nm/2)tMCLK
+ 20
ns
Master mode
START
condition hold
time
tHD;STA
SCL,
SDA
(
1 + nm/2)tMCLK 20
(
1 + nm)tMCLK + 20
ns
Master mode
Maximum value
is applied when
m, n = 1, 8.
Otherwise, the
minimum value
is applied.
STOP
condition
setup time
tSU;STO
SCL,
SDA
(1
+ nm/2)tMCLK 20
(1
+ nm/2)tMCLK + 20
ns
Master mode
START
condition
setup time
tSU;STA
SCL,
SDA
(1
+ nm/2)tMCLK 20
(1
+ nm/2)tMCLK + 20
ns
Master mode
Bus free time
between
STOP
condition and
START
condition
tBUF
SCL,
SDA
(2 nm
+ 4)tMCLK 20
—ns
Data hold
time
tHD;DAT
SCL,
SDA
3 tMCLK
20
—
ns
Master mode
Data setup
time
tSU;DAT
SCL,
SDA
(
2 + nm/2)tMCLK 20 (1 + nm/2)tMCLK + 20
ns
Master mode
When assuming
that “L” of SCL is
not extended,
the minimum
value is applied
to first bit of
continuous data.
Otherwise, the
maximum value
is applied.
Setup time
between
clearing inter-
rupt and SCL
rising
tSU;INT SCL
(nm/2)tMCLK
20
(1
+ nm/2)tMCLK + 20
ns
Minimum value
is applied to
interrupt at 9th
SCL
↓. Maximum
value is applied
to the interrupt at
the 8th SCL
↓.
相关PDF资料 |
PDF描述 |
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| MPC8560CVT667LC | 32-BIT, 667 MHz, RISC PROCESSOR, PBGA783 |
| M901-01-627.3296 | 627.3296 MHz, OTHER CLOCK GENERATOR, CQCC36 |
| M906-01I187.5000LF | 187.5 MHz, OTHER CLOCK GENERATOR, CQCC36 |
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参数描述 |
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| MB95F334KWQN-ES-SNE1 | 制造商:FUJITSU 功能描述: |
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