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参数资料
| 型号： | MC13213R2 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PBGA71 |
| 封装： | 9 X 9 MM, 1 MM HEIGHT, LGA-71 |
| 文件页数： | 359/372页 |
| 文件大小： | 3946K |
| 代理商： | MC13213R2 |
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MC1321x Serial Peripheral Interface (SPI)
MC1321x Reference Manual, Rev. 1.6
Freescale Semiconductor
4-11
4.8.1
SPI Control Register 1 (SPI1C1)
This read/write register includes the SPI enable control, interrupt enables, and configuration options.
765
432
1
0
R
SPIE
SPE
SPTIE
MSTR
CPOL
CPHA
SSOE
LSBFE
W
Reset
0
000
010
0
= Unimplemented or Reserved
Figure 4-7. SPI Control Register 1 (SPI1C1)
Table 4-3. SPI1C1 Field Descriptions
Field
Description
7
SPIE
SPI Interrupt Enable (for SPRF and MODF) — This is the interrupt enable for SPI receive buffer full (SPRF)
and mode fault (MODF) events.
0 Interrupts from SPRF and MODF inhibited (use polling).
1 When SPRF or MODF is 1, request a hardware interrupt.
6
SPE
SPI System Enable — Disabling the SPI halts any transfer that is in progress, clears data buffers, and initializes
internal state machines. SPRF is cleared and SPTEF is set to indicate the SPI transmit data buffer is empty.
0 SPI system inactive.
1 SPI system enabled.
5
SPTIE
SPI Transmit Interrupt Enable — This is the interrupt enable bit for SPI transmit buffer empty (SPTEF).
0 Interrupts from SPTEF inhibited (use polling).
1 When SPTEF is 1, hardware interrupt requested.
4
MSTR
Master/Slave Mode Select
0 SPI module configured as a slave SPI device.
1 SPI module configured as a master SPI device.
3
CPOL
Clock Polarity — This bit effectively places an inverter in series with the clock signal from a master SPI or to a
slave SPI device. Refer to Section 4.7.1, “SPI Clock Formats”, for more details.
0 Active-high SPI clock (idles low).
1 Active-low SPI clock (idles high).
2
CPHA
Clock Phase — This bit selects one of two clock formats for different kinds of synchronous serial peripheral
devices. Refer to Section 4.7.1, “SPI Clock Formats”, for more details.
0 First edge on SPSCK occurs at the middle of the first cycle of an 8-cycle data transfer.
1 First edge on SPSCK occurs at the start of the first cycle of an 8-cycle data transfer.
1
SSOE
Slave Select Output Enable — This bit is used in combination with the mode fault enable (MODFEN) bit in
SPCR2 and the master/slave (MSTR) control bit to determine the function of the SS1 pin as shown in Table 4-4.
0
LSBFE
LSB First (Shifter Direction)
0 SPI serial data transfers start with most significant bit.
1 SPI serial data transfers start with least significant bit.
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