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参数资料
| 型号： | MC13783JVK5 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 29/50页 |
| 文件大小： | 0K |
| 描述： | IC PWR MGT AUD CIRCUIT 247MAPBGA |
| 标准包装： | 240 |
| 应用： | 手持/移动设备 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 247-TFBGA |
| 供应商设备封装： | 247-MAPBGA（10x10） |
| 包装： | 托盘 |
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Functional Description
4.3.3.2
Clock Modes
The stereo DAC incorporates a PLL to generate the proper clocks in master and in slave modes. The PLL
requires an external C//RC loop filter.
In Master Mode, the PLL of the Stereo DAC generates FS and BCL signal based on the reference
frequency applied through one of the CLI inputs. The CLI frequencies supported are 3.6864 MHz, 12
MHz, 13 MHz, 15.36 MHz, 16.8 MHz, 26 MHz and 33.6 MHz. The PLL will also generate its own master
clock MCL used by the stereo DAC itself.
In Slave Mode, FS and BCL are applied to the MC13783 and the MCL is internally generated by the PLL
based on either FS or BCL.
A special mode is foreseen where the PLL is bypassed and CLI can be used as the MCL signal. In this
mode, MCLK must be provided with the exact ratio to FS, depending on the sample rate selected.
In the network mode, it’s possible to select up to 8 time slots (4 time slot pairs).
CLIA
STDCSM=1 &
STDCCLK=101
CLIB
1
NR
?
LPF
VCO
STDCCLKSEL
1
BCL1
STDCCLK[3:0]
MCL
NF
BCL2
FS1
STDCSM=0
NS
NB
STDCSM=1 &
STDCCLK=101
1
NO
FS2
STDCSM=0
1
NFS
internal master clock MCLint
STDCSSISEL
Figure 7. Stereo DAC PLL Block Diagram
Table 15. Stereo DAC Sample Rate Selection SPI Bits
SR3
0
0
0
0
0
0
0
0
SR2
0
0
0
0
1
1
1
1
SR1
0
0
1
1
0
0
1
1
SR0
0
1
0
1
0
1
0
1
FS
8000
11025
12000
16000
22050
24000
32000
44100
N FS
512
512
512
256
256
256
128
128
MCL
4096k
5644.8k
6144k
4096k
5644.8k
6144k
4096k
5644.8k
N B
16
16
16
8
8
8
4
4
BCL
256k
352.8k
384k
512k
705.6k
768k
1024k
1411.2k
MC13783 Technical Data, Rev. 3.5
Freescale Semiconductor
29
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PDF描述 |
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