参数资料
| 型号： | MC14536BDWR2G |
| 厂商： | ON Semiconductor |
| 文件页数： | 14/14页 |
| 文件大小： | 0K |
| 描述： | IC OSC PROG TIMER 2MHZ 16SOIC |
| 标准包装： | 1 |
| 类型： | 可编程计时器 |
| 频率： | 2MHz |
| 电源电压： | 3 V ~ 18 V |
| 电流 - 电源： | 15µA |
| 工作温度： | -55°C ~ 125°C |
| 封装/外壳： | 16-SOIC（0.295"，7.50mm 宽） |
| 包装： | 标准包装 |
| 供应商设备封装： | 16-SOIC W |
| 安装类型： | 表面贴装 |
| 产品目录页面： | 1125 (CN2011-ZH PDF) |
| 其它名称： | MC14536BDWR2GOSDKR |
MC14536B
http://onsemi.com
9
NOTE: When power is first applied to the device, DECODE OUT can be either at a high or low state. On the rising edge of a SET pulse
the output goes high if initially at a low state. The output remains high if initially at a high state. Because CLOCK INH is held
high, the clock source on the input pin has no effect on the output. Once CLOCK INH is taken low, the output goes low on the
first negative clock transition. The output returns high depending on the 8BYPASS, A, B, C, and D inputs, and the clock input
period. A 2n frequency division (where n = the number of stages selected from the truth table) is obtainable at DECODE OUT.
A 20–divided output of IN1 can be obtained at OUT1 and OUT2.
Figure 11. Time Interval Configuration Using an External Clock, Set, and Clock Inhibit Functions
(Divideby2 Configured)
PULSE
GEN.
PULSE
GEN.
CLOCK
8-BYPASS
A
B
C
D
RESET
OSC INH
MONO-IN
SET
CLOCK INH
IN1
VSS
DECODE OUT
OUT 2
OUT 1
8
16
+V
6
9
10
11
12
2
14
15
1
7
313
5
4
DECODE OUT
CLOCK INH
SET
IN1
POWERUP
VDD
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