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参数资料
| 型号： | MC33797 |
| 厂商： | 飞思卡尔半导体(中国)有限公司 |
| 英文描述： | Four Channel Squib Driver IC |
| 中文描述： | 四通道爆管驱动IC |
| 文件页数： | 4/32页 |
| 文件大小： | 639K |
| 代理商： | MC33797 |
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Analog Integrated Circuit Device Data
12
Freescale Semiconductor
33797
DYNAMIC ELECTRICAL CHARACTERISTICS
DYNAMIC ELECTRICAL CHARACTERISTICS
Table 5. Dynamic Electrical Characteristics
Characteristics noted under conditions 4.75 V ≤ VDD ≤ 5.25 V; 7.0 V ≤ VVFIRE_XX ≤ 35 V; VVDIAG_X = VVFIRE_XX; FEN 1 = FEN 2
= VDD; RR_LIMIT_X =10k ±1%, RR_DIAG = 10 k ±1%, -40°C ≤ TA ≤ +85°C, GND = 0 unless otherwise noted. Typical values
noted reflect the approximate parameter means at TA = 25°C under nominal conditions unless otherwise noted.
Characteristic
Symbol
Min
Typ
Max
Unit
SERIAL INTERFACE
CLK Cycle Time (1/FCLK) (19)
tCYC
200
–
ns
CLK High Time (19)
VCLK > VDD x 70%
tHI
34
–
ns
CLK Low Time (19)
VCLK < VDD x 20%
tLO
34
–
ns
Clock Rise Time (19)
VCLK = 20% VDD to 70% VDD, CLOAD = 100 pF
tRISE
–
20
ns
Clock Fall Time (19)
VCLK = 70% VDD to 20% VDD, CLOAD = 100 pF
tFALL
–
20
ns
Data Out Rise Time (20)
VDO = 20% VDD to 70% VDD, CLOAD = 100 pF
tR
–
20
ns
Data Out Fall Time (20)
VDO = 70% VDD to 20% VDD, CLOAD = 100 pF
tF
–
20
ns
Chip Select Setup Time (20)
CSB
Before CLK
tLEAD
62
–
ns
Chip Select Hold Time (20)
CLK
Before CSB
tLAG
62
–
ns
Data In Setup Time (20)
D1 Valid Before CLK
tSU
30
–
ns
Data In Hold Time (20)
D1 Hold Time After CLK
↑
tH
30
–
ns
Data Out Access Time (20)
CSB
to D0 Valid
tA
–
62
ns
Data Out Disable Time (20)
CSB
↑ to D0 HI-Z
tDIS
–
62
ns
Data Out Valid Time (20)
CLK
↑ to D0 Valid, CLOAD = 100 pF
tV
–
75
ns
Data Out Hold Time (20)
D0 held After CLK
↑
tHO
0.0
–
ns
Diagnostic Delay Time (Between Two Successive Commands)
tDIAG
2.5
–
s
Notes
19.
Determined by Design
20.
Guaranteed by Characterization
↓
↑
↓
↑
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