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参数资料
| 型号： | MC33972 |
| 厂商： | 飞思卡尔半导体(中国)有限公司 |
| 英文描述： | Multiple Switch Detection Interface with Suppressed Wake-Up(带抑制唤醒功能的多开关检测接口) |
| 中文描述： | 多交换检测接口，具有抑制唤醒（带抑制唤醒功能的多开关检测接口） |
| 文件页数： | 7/28页 |
| 文件大小： | 819K |
| 代理商： | MC33972 |
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MOTOROLA ANALOG INTEGRATED CIRCUIT DEVICE DATA
33972/D
7
DYNAMIC ELECTRICAL CHARACTERISTICS
Characteristics noted under conditions of 3.1 V
≤
V
DD
≤
5.25 V, 8.0 V
≤
V
PWR
≤
16 V, -40
°
C
≤
T
C
≤
125
°
C, unless otherwise noted.
Where applicable, typical values reflect the parameter’s approximate average value with V
PWR
= 13 V, T
A
= 25
°
C.
Characteristic
Symbol
Min
Typ
Max
Unit
SWITCH INPUT
Pulse Wetting Current Time
t
pulse
(
on
)
15
16
20
ms
Interrupt Delay Time
Normal Mode
t
int-dly
–
5.0
16
μ
s
Sleep Mode Switch Scan Time
t
scan
100
200
300
μ
s
Calibrated Scan Timer Accuracy
Sleep Mode
t
scan timer
–
–
10
%
Calibrated Interrupt Timer Accuracy
Sleep Mode
t
int timer
–
–
10
%
DIGITAL INTERFACE TIMING
(Note 12)
Required Low State Duration on V
PWR
for Reset (Note 13)
V
PWR
≤
0.2 V
t
RESET
–
–
10
μ
s
Falling Edge of CS to Rising Edge of SCLK
Required Setup Time
t
lead
100
–
–
ns
Falling Edge of SCLK to Rising Edge of
CS
Required Setup Time
t
lag
50
–
–
ns
SI to Falling Edge of SCLK
Required Setup Time
t
SI(
su
)
16
–
–
ns
Falling Edge of SCLK to SI
Required Hold Time
t
SI(hold)
20
–
–
ns
SI,
CS
, SCLK Signal Rise Time (Note 14)
t
r
(SI)
–
5.0
–
ns
SI,
CS
, SCLK Signal Fall Time (Note 14)
t
f
(SI)
–
5.0
–
ns
Time from Falling Edge of
CS
to SO Low Impedance (Note 15)
t
SO(
en
)
–
–
55
ns
Time from Rising Edge of
CS
to SO High Impedance (Note 16)
t
SO(
dis
)
–
–
55
ns
Time from Rising Edge of SCLK to SO Data Valid (Note 17)
t
valid
–
25
55
ns
Notes
12.
13.
14.
15.
16.
17.
These parameters are guaranteed by design. Production test equipment uses 4.16 MHz, 5.0 V SPI interface.
This parameter is guaranteed by design but not production tested.
Rise and Fall time of incoming SI,
CS
, and SCLK signals suggested for design consideration to prevent the occurrence of double pulsing.
Time required for valid output status data to be available on SO pin.
Time required for output states data to be terminated at SO pin.
Time required to obtain valid data out from SO following the rise of SCLK with 200 pF load.
F
Freescale Semiconductor, Inc.
Go to: www.freescale.com
n
.
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PDF描述 |
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