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参数资料
| 型号： | MC68307FG16 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, 16.67 MHz, MICROCONTROLLER, PQFP100 |
| 封装： | PLASTIC, QFP-100 |
| 文件页数： | 3/264页 |
| 文件大小： | 949K |
| 代理商： | MC68307FG16 |
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System Integration Module
MOTOROLA
MC68307 USER’S MANUAL
5-5
5.1.1.3 SYSTEM PROTECTION FUNCTIONS. The facilities provided for system protection
are the hardware watchdog (bus monitor) and the software watchdog timer.
The hardware watchdog provides a bus monitor which causes an internal bus error (BERR
assertion) when a bus cycle is not terminated by DTACK after a programmable number of
clock cycles has elapsed. The hardware watchdog timeout (HWT) status bit in the SCR is
also set, so that a bus error exception handler can determine the cause of the bus error.
The hardware watchdog logic consists of a 10-bit down-counter and a 4-bit fixed prescaler.
When enabled, the watchdog timer commences counting clock cycles as AS is asserted (for
internal or external bus masters). The count is terminated normally by the negation of AS;
however, if the count reaches zero before AS is negated, BERR is asserted until AS is
negated. The hardware watchdog logic uses four control bits and one status bit in the SCR.
The effective range of the bus timeout is from 128 clock cycles to 16384 clock cycles (at
16MHz, from 8
s to 1ms).
For operation of the software watchdog timer, refer to Section 6 Dual Timer Module.
5.1.2 Chip Select and Wait-State Logic
The MC68307 provides a set of four programmable chip-select signals. Each has a common
set of features and some have particular special features associated with them. These
features were described in terms of the MC68307 input/output pins in Section 2 Signal
Description, but will be described again here in detail. For each memory area the user may
also define an internally generated cycle termination signal (DTACK) with programmable
number of wait-states. This feature eliminates board space that would otherwise be
necessary for cycle termination logic.
The four chip selects allow up to four different classes of memory to be used in a system
without external decode or wait-state generation logic. For example, a typical configuration
could be a 8-bit EPROM, a fast 16-bit SRAM, up to four simple I/O peripherals, and a non-
volatile RAM with an 8051-compatible interface.
The chip select block diagram is shown in Figure 5-2.
The basic chip select model allows the chip select output signal to assert in response to an
address match. The signals are asserted externally shortly after AS goes low. The address
match is described in terms of a base address and an address mask. Thus the size in bytes
of the matching block must be a power of 2, and the base address must be an integer
multiple of this size. Thus an 8-Kbyte block size must begin on an 8-Kbyte boundary, and a
64-Kbyte block size can only begin on a 64-Kbyte boundary, etc.
The minimum resolution of block size, and hence base address, is any multiple of 8192,
because only address lines A23 down to A13 are compared or masked. Each chip select
can be enabled or disabled independently of the others, and the registers are read-write so
that the values programmed can be read back.
相关PDF资料 |
PDF描述 |
|---|---|
| MC68322FT16 | 16-BIT, 16.667 MHz, RISC PROCESSOR, PQFP160 |
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相关代理商/技术参数 |
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