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参数资料
| 型号： | MC68HC05K3CP |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 2 MHz, MICROCONTROLLER, PDIP16 |
| 封装： | PLASTIC, DIP-16 |
| 文件页数： | 72/132页 |
| 文件大小： | 2612K |
| 代理商： | MC68HC05K3CP |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页当前第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页
Technical Data
MC68HC05K3 — Rev. 5
Interrupts
Interrupts
If the mask option for edge-sensitive only IRQ is used, only the IRQ
latch output can activate an IRQF flag which creates a request to the
CPU to generate the IRQ interrupt sequence. This makes the IRQ
interrupt sensitive to these cases:
If the port A interrupts are disabled by a mask option, only a falling
edge on the IRQ pin initiates an IRQ interrupt.
If the port A interrupts are enabled by a mask option, these
conditions initiate an IRQ interrupt:
–
A falling edge on the IRQ pin with all the PA0–PA3 pins at a
low level
–
A rising edge on one PA0–PA3 pin with all other PA0–PA3 pins
at a low level and the IRQ pin at a high level
If the mask option for edge- and level-sensitive IRQ is used, the active
high state of the IRQ latch input also can activate an IRQF flag, which
creates a request to the CPU to generate the IRQ interrupt sequence.
This makes the IRQ interrupt sensitive to these cases:
If the port A interrupts are disabled by a mask option, only these
conditions initiate an IRQ interrupt:
–
A low level on the IRQ pin
–
Falling edge on the IRQ pin
If the port A interrupts are enabled by a mask option, these
conditions initiate an IRQ interrupt:
–
A low level on the IRQ pin with all the PA0–PA3 pins at a low
level
–
Falling edge on the IRQ pin with all the PA0–PA3 pins at a low
level
–
High level on any one of the PA0–PA3 pins with the IRQ pin at
a high level
–
Rising edge on any PA0–PA3 pin with all other PA0–PA3 pins
at a low level and the IRQ pin at a high level
The IRQE enable bit controls whether an active IRQF flag can generate
an IRQ interrupt sequence. This interrupt is serviced by the interrupt
F
re
e
sc
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to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
ARCHIVED
BY
FREESCALE
SEMICONDUCT
OR,
INC.
2006
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PDF描述 |
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