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参数资料
| 型号： | MC68HC08JB1DWE |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 3 MHz, MICROCONTROLLER, PDSO20 |
| 封装： | SOIC-20 |
| 文件页数： | 82/216页 |
| 文件大小： | 2384K |
| 代理商： | MC68HC08JB1DWE |
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Technical Data
MC68HC08JB1 — Rev. 2.1
172
Freescale Semiconductor
DDRD[1:0] — Data Direction Register D Bit-1 and Bit-0
These two read/write bits control PTD0/1 pin data direction. Reset
clears DDRD[1:0], configuring PTD0/1 pin as an input.
Configure this register so that DDRD1 = DDRD0.
1 = PTD0/1 pin configured as output
0 = PTD0/1 pin configured as input
PTD0/1 pin is open-drain when configured as output.
NOTE:
Avoid glitches on PTD0/1 pin by writing to PTD[1:0] before changing
DDRD[1:0] bits from 0 to 1.
Figure 11-10 shows the port D I/O circuit logic.
Figure 11-10. Port D I/O Circuit
When bit DDRD[1:0] is a logic 1, reading address $0003 reads the
PTD0/1 data latch. When bit DDRD[1:0] is a logic 0, reading address
$0003 reads the voltage level on the pin. The data latch can always be
written, regardless of the state of its data direction bit. Table 11-4
summarizes the operation of the port D pins.
Table 11-4. Port D Pin Functions
DDRD
Bit
PTD Bit
I/O Pin Mode
Accesses
to DDRD
Accesses to PTD
Read/Write
Read
Write
0
PTD[1:0]
Input, Hi-Z(1)
NOTES:
1. Hi-Z = high impedance
DDRD[1:0]
Pin
PTD[1:0](2)
2. Writing affects data register, but does not affect input.
1
PTD[1:0]
Output
DDRD[1:0]
PTD0/1
PTD[1:0]
READ DDRD ($0007)
WRITE DDRD ($0007)
RESET
WRITE PTD ($0003)
READ PTD ($0003)
PTD0/1
DDRD1/DDRD0
PTD1/PTD0
IN
TERNA
LD
ATA
BUS
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