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参数资料
| 型号： | MC68HC11F1VPU3 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, EEPROM, 3 MHz, MICROCONTROLLER, PQFP80 |
| 封装： | 14 X 14 MM, 1.40 MM HEIGHT, LQFP-80 |
| 文件页数： | 126/162页 |
| 文件大小： | 4554K |
| 代理商： | MC68HC11F1VPU3 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页当前第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页
RESETS AND INTERRUPTS
MC68HC11F1
5-4
TECHNICAL DATA
CR[1:0] — COP Timer Rate Select
The internal E clock is first divided by 215 before it enters the COP watchdog system.
These control bits determine a scaling factor for the watchdog timer. Refer to Table 5-
5.1.6 CONFIG Register
P indicates a previously programmed bit. P(L) indicates that the bit resets to the logic
level held in the latch prior to reset, but the function of COP is controlled by DISR in
TEST1 register.
EE[3:0] — EEPROM Mapping Control
Bit 3 — Not implemented
Always reads one
NOCOP — COP System Disable
0 = COP system enabled (forces reset on time-out)
1 = COP system disabled
Bit 1 — Not implemented
Always reads one
EEON — EEPROM Enable
5.2 Effects of Reset
When a reset condition is recognized, the internal registers and control bits are forced
to an initial state. Depending on the cause of the reset and the operating mode, the
reset vector can be fetched from any of six possible locations. Refer to Table 5-2.
These initial states then control on-chip peripheral systems to force them to known
start-up states, as follows:
CONFIG — System Configuration Register
$103F
Bit 7
654321
Bit 0
EE3
EE2
EE1
EE0
—
NOCOP
—
EEON
RESET:
11111
P
11
Single Chip
11111
P(L)
1
Bootstrap
P
P1P1P
Expanded
PPPP
1
P(L)
1
0
Special Test
Table 5-2 Reset Cause, Operating Mode, and Reset Vector
Cause of Reset
Normal Mode Vector
Special Test or Bootstrap
POR or RESET Pin
$FFFE, FFFF
$BFFE, $BFFF
Clock Monitor Failure
$FFFC, FFFD
$BFFC, $BFFD
COP Watchdog Time-out
$FFFA, FFFB
$BFFA, $BFFB
F
re
e
sc
a
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S
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ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述 |
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