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参数资料
| 型号： | MC68HC11P2CFN4R2 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 4 MHz, MICROCONTROLLER, PQCC84 |
| 封装： | PLASTIC, LCC-84 |
| 文件页数： | 12/236页 |
| 文件大小： | 1232K |
| 代理商： | MC68HC11P2CFN4R2 |
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MC68HC11P2
MOTOROLA
6-11
MOTOROLA INTERCONNECT BUS (MI BUS)
6
6.6.5
S2SR1 — MI BUS2 status register 1
The bits in S2SR1 indicate certain conditions in the MI BUS hardware and are automatically
cleared by special acknowledge sequences. The receive related ag bits in S2SR1 (RDRF2, OR2
and NF2) are cleared by a read of this register followed by a read of the transmit/receive data
register. However, only those bits that were set when S2SR1 was read will be cleared by the
subsequent read of the transmit/receive data register.
RDRF2 — Receive data register full ag 2
1 (set)
–
Contents of the receiver serial shift register have been transferred to
the receiver data register.
0 (clear) –
Contents of the receiver serial shift register have not been
transferred to the receiver data register.
This bit is set when the contents of the receiver serial shift register have been transferred to the
receiver data register.
The EOF (end-of-frame) during an MI BUS pull-eld is a continuous square wave, which will result
in multiple RDRFs. This may be dealt with in any of the following ways:
–
By clearing the RIE2 mask, ignoring unneeded RDRF2s, initiating a push
eld, waiting for TDRE2 and then clearing the RDRF2;
–
By clearing the RE2 bit when a pull eld is complete, followed by setting the
RE2 bit after the TDRE2 ag associated with the next push eld is asserted;
–
By disabling the MI BUS.
OR2 — Bit error 2
1 (set)
–
A bit error has been detected.
0 (clear) –
No bit error has been detected.
This bit is set when a push eld bit value on the MI BUS does not match the bit value that was
sent. This is known as an MI BUS bit error. OR2 does not generate an interrupt request in MI BUS
mode.
Note that TDREx and TCx will both behave in the same way as during normal SCI
transmissions. The MI BUS will still be receiving when the TCx bit becomes set, hence any
queued transmission will not start until the current pull eld has nished.
See also Section 5.6.4.
Address
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
State
on reset
SCI/MI 2 status 1 (S2SR1)
$0054
TDRE2
TC2
RDRF2 IDLE2
OR2
NF2
FE2
PF2
1100 0000
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PDF描述 |
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