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参数资料
| 型号： | MC68HC11P2CFN4R2 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 4 MHz, MICROCONTROLLER, PQCC84 |
| 封装： | PLASTIC, LCC-84 |
| 文件页数： | 14/236页 |
| 文件大小： | 1232K |
| 代理商： | MC68HC11P2CFN4R2 |
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MOTOROLA
6-12
MC68HC11P2
MOTOROLA INTERCONNECT BUS (MI BUS)
6
NF2 — Noise error ag 2
1 (set)
–
Noise detected.
0 (clear) –
No noise detected.
This bit is set when noise is detected on the receive line during an MI BUS pull eld.
6.6.6
S2SR2 — MI BUS2 status register 2
RAF — Receiver active ag (read only)
1 (set)
–
A character is being received.
0 (clear) –
A character is not being received.
6.6.7
S2DRL — MI BUS2 data register
This register forms the 8-bit data/address word for the MI push eld and contains the 3-bit data
word received as the MI pull eld.
R/T[7:0] — Receiver/transmitter data bits [7:0]
READ: Reads access the three bits of pull eld data (stored in bits 3–1) of the read-only MI BUS
receive data register. Bits [7:4, 0] are a xed data pattern when a valid status and end-of-frame is
returned. A valid status is represented by the following data pattern: 0101 xxx1 (bits 7–0), where
‘xxx’ is the status. All ones in the receive data register indicate that an error occurred on the
MI BUS. Bits are received LSB rst by the MCU, and the status bits map as shown in the above
table.
WRITE: Writes access the eight bits of the write-only MI BUS transmit data register. MI BUS
devices require a 5-bit data pattern followed by a 3-bit address pattern to be sent during the push
eld. The data pattern is mapped to the lowest ve bits of the data register and the address to the
highest three bits, as shown in the above table. Thus MI-data[4:0] is written to S2DRL[4:0] and
MI-address[2:0] is written to S2DRL[7:5].
Address
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
State
on reset
SCI/MI 2 status 2 (S2SR2)
$0055
0
RAF2 0000 0000
Address
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
State
on reset
SCI/MI 2 data low (S2DRL)
$0057
R7T7B R6T6B R5T5B R4T4B R3T3B R2T2B R1T1B R0T0B undened
0101
S1
S2
S3
1
Pull eld
A2
A1
A0
D4
D3
D2
D1
D0
Push eld
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PDF描述 |
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