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参数资料
| 型号： | MC68HC705BS8FB |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 2.2 MHz, MICROCONTROLLER, PQFP44 |
| 封装： | PLASTIC, QFP-44 |
| 文件页数： | 112/128页 |
| 文件大小： | 9691K |
| 代理商： | MC68HC705BS8FB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页当前第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页
9-8
MC68HC05BS8
SYNC SIGNAL PROCESSOR
9
HDET - Horizontal Sync Signal Detect
1 (set)
–
An active horizontal sync is detected at HSYNC input.
0 (clear) –
No horizontal sync signal at HSYNC input; use internal generated
Hsync for HTTL.
This bit is set when an active horizontal sync signal is detected on the HSYNC pin. If cleared, it
indicates there is no active signal, and the HTTL will output the internally generated Hsync signal.
An active horizontal sync signal is dened as:
HDET=(HSYNC pulse width < 16tCYC) (HSYNC period < 128tCYC) [(H line per frame < 4096) + (VDET=0)]
SOUT - Sync Output Select
1 (set)
–
Use processed VSYNC and HSYNC inputs for VTTL and HTTL.
0 (clear) –
Use internally generated sync signals for VTTL and HTTL.
When cleared, the outputs to VTTL and HTTL are the internally generated signals. When set, the
outputs are the processed input signals. This bit can only be set if both VDET and HDET are logic
1’s, and will be cleared automatically if VDET or HDET is not logic “1”. Reset clears this bit.
INSRT - Hsync Insertion
1 (set)
–
No inserted pulses. HTTL will always follow the HSYNC input.
0 (clear) –
For composite sync inputs, emulated sync pulses will be inserted into
the HTTL signal during the vertical sync pulse.
For separate sync inputs, when this Hsync Insertion bit is cleared, sync pulses will continue to be
the Hsync signal during the vertical sync pulse. For composite sync input, when this bit is cleared,
emulated sync pulses will be inserted into the HTTL during the vertical sync pulse. In both cases,
when this bit is set, there will be no inserted pulses, and HTTL will always follow the HSYNC input.
Reset clears this bit.
SIN1:SIN0 - Sync Input Source
These two bits selects the source of the input sync signals. Reset clears these bits.
SIN1
SIN0
Sync input source
0
Separated sync signal through VSYNC and HSYNC inputs.
0
1
Composite sync signal through HSYNC input.
1
X
Composite sync signal through CSYNC input.
TPG
82
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相关PDF资料 |
PDF描述 |
|---|---|
| MC68HC05BS8FB | 8-BIT, MROM, 2.2 MHz, MICROCONTROLLER, PQFP44 |
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