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参数资料
| 型号： | MC68HC711D3CFN2 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 76/124页 |
| 文件大小： | 0K |
| 描述： | IC MCU 2MHZ 4K OTP 44-PLCC |
| 标准包装： | 26 |
| 系列： | HC11 |
| 核心处理器： | HC11 |
| 芯体尺寸： | 8-位 |
| 速度： | 2MHz |
| 连通性： | SCI，SPI |
| 外围设备： | POR，WDT |
| 输入/输出数： | 26 |
| 程序存储器容量： | 4KB（4K x 8） |
| 程序存储器类型： | OTP |
| RAM 容量： | 192 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 4.5 V ~ 5.5 V |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 44-LCC（J 形引线） |
| 包装： | 管件 |
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RESETS AND INTERRUPTS
TECHNICAL DATA
5-11
The stacked return address can be used as a pointer to the illegal opcode so the illegal
opcode service routine can evaluate the offending opcode.
5.4.4 Software Interrupt
SWI is an instruction, and thus cannot be interrupted until complete. SWI is not inhib-
ited by the global mask bits in the CCR. Because execution of SWI sets the I mask bit,
once an SWI interrupt begins, other interrupts are inhibited until SWI is complete, or
until user software clears the I bit in the CCR.
5.4.5 Maskable Interrupts
The maskable interrupt structure of the MCU can be extended to include additional ex-
ternal interrupt sources through the IRQ pin. The default configuration of this pin is a
low-level sensitive wired-OR network. When an event triggers an interrupt, a software
accessible interrupt flag is set. When enabled, this flag causes a constant request for
interrupt service. After the flag is cleared, the service request is released.
5.4.6 Reset and Interrupt Processing
trates how the CPU begins from a reset and how interrupt detection relates to normal
opcode fetches. Figure 5-1 is an expansion of a block in Figure 5-1 and illustrates in-
terrupt priorities. Figure 5-2 shows the resolution of interrupt sources within the SCI
subsystem.
F
re
e
sc
a
le
S
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m
ic
o
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d
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c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
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相关PDF资料 |
PDF描述 |
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参数描述 |
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