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参数资料
| 型号： | MC68HC908JK1EMP |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDIP20 |
| 封装： | PLASTIC, DIP-20 |
| 文件页数： | 128/180页 |
| 文件大小： | 2412K |
| 代理商： | MC68HC908JK1EMP |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页当前第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页
SIM Bus Clock Control and Generation
MC68HC908JL3E Family Data Sheet, Rev. 4
Freescale Semiconductor
51
5.2 SIM Bus Clock Control and Generation
The bus clock generator provides system clock signals for the CPU and peripherals on the MCU. The
system clocks are generated from an incoming clock, OSCOUT, as shown in Figure 5-3.
Figure 5-3. SIM Clock Signals
5.2.1 Bus Timing
In user mode, the internal bus frequency is the oscillator frequency (2OSCOUT) divided by four.
5.2.2 Clock Start-Up from POR
When the power-on reset module generates a reset, the clocks to the CPU and peripherals are inactive
and held in an inactive phase until after the 4096 2OSCOUT cycle POR time-out has completed. The RST
pin is driven low by the SIM during this entire period. The IBUS clocks start upon completion of the
time-out.
5.2.3 Clocks in Stop Mode and Wait Mode
Upon exit from stop mode by an interrupt, break, or reset, the SIM allows 2OSCOUT to clock the SIM
counter. The CPU and peripheral clocks do not become active until after the stop delay time-out. This
time-out is selectable as 4096 or 32 2OSCOUT cycles. (See 5.6.2 Stop Mode.)
In wait mode, the CPU clocks are inactive. The SIM also produces two sets of clocks for other modules.
Refer to the wait mode subsection of each module to see if the module is active or inactive in wait mode.
Some modules can be programmed to be active in wait mode.
$FE04
Interrupt Status Register 1
(INT1)
Read:
0
IF5
IF4
IF3
0
IF1
0
Write:
RR
RRR
Reset:
000
00
000
$FE05
Interrupt Status Register 2
(INT2)
Read:
IF14
0
Write:
RR
RRR
Reset:
000
00
000
$FE06
Interrupt Status Register 3
(INT3)
Read:
000
00
IF15
Write:
RR
RRR
Reset:
000
00
000
Addr.
Register Name
Bit 7
6
5
4
3
2
1
Bit 0
= Unimplemented
R
= Reserved
Figure 5-2. SIM I/O Register Summary
÷ 2
BUS CLOCK
GENERATORS
SIM
SIM COUNTER
FROM
OSCILLATOR
FROM
OSCILLATOR
OSCOUT
2OSCOUT
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