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参数资料
| 型号： | MC68HCL05C12AFN |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 2.1 MHz, MICROCONTROLLER, PQCC44 |
| 封装： | PLASTIC, LCC-44 |
| 文件页数： | 32/156页 |
| 文件大小： | 3848K |
| 代理商： | MC68HCL05C12AFN |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页当前第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页
Electrical Specifications
3.3 V Serial Peripheral Interface Timing
MC68HC05C12A — Rev. 3.0
General Release Specification
Electrical Specifications
NON-DISCLOSURE
AGREEMENT
REQUIRED
13.12 3.3 V Serial Peripheral Interface Timing
Num
Characteristic
Symbol
Min
Max
Unit
Operating Frequency
Master
Slave
fOP(M)
fOP(S)
dc
0.5
1.0
f
OP
MHz
1
Cycle Time
Master
Slave
tcyc(M)
tcyc(S)
2.0
1.0
—
t
CYC
s
2
Enable Lead Time
Master
Slave
tLead(M)
tLead(S)
500
—
ns
3
Enable Lag Time
Master
Slave
tLag(M)
tLag(S)
1.5
—
ns
s
4
Clock (SCK) High Time
Master
Slave
tW(SCKH)M
tW(SCKH)S
720
400
—
ns
5
Clock (SCK) Low Time
Master
Slave
tW(SCKL)M
tW(SCKL)S
720
400
—
ns
6
Data Setup Time (Inputs)
Master
Slave
tSU(M)
tSU(S)
200
—
ns
7
Data Hold Time (Inputs)
Master
Slave
tH(M)
tH(S)
200
—
ns
8
Slave Access Time
(Time to Data Active from High-Impedance State)
tA
0
250
ns
9
Slave Disable Time
(Hold Time to High-Impedance State)
tDIS
—
500
ns
10
Data Valid
Master (Before Capture Edge)
Slave (After Enable Edge)
tV(M)
tV(S)
0.25
—
500
tcyc(M)
ns
11
Data Hold Time (Outputs)
Master (After Capture Edge)
Slave (After Enable Edge)
tHO(M)
tHO(S)
0.25
0
—
tcyc(M)
ns
12
Rise Time (20% VDD to 70% VDD, CL = 200 pF)
SPI Outputs (SCK, MOSI, and MISO)
SPI Inputs (SCK, MOSI, MISO, and SS)
tRM
tRS
—
200
2.0
ns
s
13
Fall Time (70% VDD to 20% VDD, CL = 200 pF)
SPI Outputs (SCK, MOSI, and MISO)
SPI Inputs (SCK, MOSI, MISO, and SS)
tFM
tFS
—
200
2.0
ns
s
*VDD = 3.3 Vdc ± 0.3 Vdc; VSS = 0 Vdc, TA = TL to TH. Refer to Figure 13-9 and Figure 13-10 for timing diagrams.
Signal production depends on software.
Assumes 200 pF load on all SPI pins
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述 |
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