参数资料
型号: MC908GR32ACFJE
厂商: Freescale Semiconductor
文件页数: 290/314页
文件大小: 0K
描述: IC MCU 32K FLASH 8MHZ 32-LQFP
标准包装: 1,250
系列: HC08
核心处理器: HC08
芯体尺寸: 8-位
速度: 8MHz
连通性: SCI,SPI
外围设备: LVD,POR,PWM
输入/输出数: 21
程序存储器容量: 32KB(32K x 8)
程序存储器类型: 闪存
RAM 容量: 1.5K x 8
电压 - 电源 (Vcc/Vdd): 3 V ~ 5.5 V
数据转换器: A/D 24x10b
振荡器型: 内部
工作温度: -40°C ~ 85°C
封装/外壳: 32-LQFP
包装: 托盘
产品目录页面: 726 (CN2011-ZH PDF)
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Functional Description
MC68HC908GR60A MC68HC908GR48A MC68HC908GR32A Data Sheet, Rev. 5
Freescale Semiconductor
77
11.
Program the PLL registers accordingly:
a.
In the VPR bits of the PLL control register (PCTL), program the binary equivalent of E.
b.
In the PLL multiplier select register low (PMSL) and the PLL multiplier select register high
(PMSH), program the binary equivalent of N. If using a 1–8 MHz reference, the PMSL register
must be reprogrammed from the reset value before enabling the PLL.
c.
In the PLL VCO range select register (PMRS), program the binary coded equivalent of L.
Table 4-3 provides numeric examples (register values are in hexadecimal notation):
4.3.7 Special Programming Exceptions
The programming method described in 4.3.6 Programming the PLL does not account for two possible
exceptions. A value of 0 for N or L is meaningless when used in the equations given. To account for these
exceptions:
A 0 value for N is interpreted exactly the same as a value of 1.
A 0 value for L disables the PLL and prevents its selection as the source for the base clock.
4.3.8 Base Clock Selector Circuit
This circuit is used to select either the crystal clock, CGMXCLK, or the VCO clock, CGMVCLK, as the
source of the base clock, CGMOUT. The two input clocks go through a transition control circuit that waits
up to three CGMXCLK cycles and three CGMVCLK cycles to change from one clock source to the other.
During this time, CGMOUT is held in stasis. The output of the transition control circuit is then divided by
two to correct the duty cycle. Therefore, the bus clock frequency, which is one-half of the base clock
frequency, is one-fourth the frequency of the selected clock (CGMXCLK or CGMVCLK).
The BCS bit in the PLL control register (PCTL) selects which clock drives CGMOUT. The VCO clock
cannot be selected as the base clock source if the PLL is not turned on. The PLL cannot be turned off if
the VCO clock is selected. The PLL cannot be turned on or off simultaneously with the selection or
deselection of the VCO clock. The VCO clock also cannot be selected as the base clock source if the
factor L is programmed to a 0. This value would set up a condition inconsistent with the operation of the
PLL, so that the PLL would be disabled and the crystal clock would be forced as the source of the base
clock.
Table 4-3. Numeric Example
fBUS
fRCLK
NE
L
500 kHz
1 MHz
002
0
1B
1.25 MHz
1 MHz
005
0
45
2.0 MHz
1 MHz
008
0
70
2.5 MHz
1 MHz
00A
1
45
3.0 MHz
1 MHz
00C
1
53
4.0 MHz
1 MHz
010
1
70
5.0 MHz
1 MHz
014
2
46
7.0 MHz
1 MHz
01C
2
62
8.0 MHz
1 MHz
020
2
70
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PDF描述
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