参数资料
型号: MC908QC8CDRE
厂商: Freescale Semiconductor
文件页数: 69/275页
文件大小: 0K
描述: IC MCU 8BIT 8K FLASH 28-TSSOP
标准包装: 50
系列: HC08
核心处理器: HC08
芯体尺寸: 8-位
速度: 8MHz
连通性: SCI,SPI
外围设备: LVD,POR,PWM
输入/输出数: 24
程序存储器容量: 8KB(8K x 8)
程序存储器类型: 闪存
RAM 容量: 384 x 8
电压 - 电源 (Vcc/Vdd): 3 V ~ 5.5 V
数据转换器: A/D 10x10b
振荡器型: 内部
工作温度: -40°C ~ 85°C
封装/外壳: 28-TSSOP(0.173",4.40mm 宽)
包装: 管件
产品目录页面: 725 (CN2011-ZH PDF)
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Exception Control
MC68HC908QC16 MC68HC908QC8 MC68HC908QC4 Data Sheet, Rev. 5
Freescale Semiconductor
159
14.5.3 SIM Counter and Reset States
External reset has no effect on the SIM counter (see 14.7.2 Stop Mode for details.) The SIM counter is
free-running after all reset states. See 14.4.2 Active Resets from Internal Sources for counter control and
internal reset recovery sequences.
14.6 Exception Control
Normal sequential program execution can be changed in three different ways:
1.
Interrupts
a.
Maskable hardware CPU interrupts
b.
Non-maskable software interrupt instruction (SWI)
2.
Reset
3.
Break interrupts
14.6.1 Interrupts
An interrupt temporarily changes the sequence of program execution to respond to a particular event.
Figure 14-7 flow charts the handling of system interrupts.
Interrupts are latched, and arbitration is performed in the SIM at the start of interrupt processing. The
arbitration result is a constant that the CPU uses to determine which vector to fetch. Once an interrupt is
latched by the SIM, no other interrupt can take precedence, regardless of priority, until the latched
interrupt is serviced (or the I bit is cleared).
At the beginning of an interrupt, the CPU saves the CPU register contents on the stack and sets the
interrupt mask (I bit) to prevent additional interrupts. At the end of an interrupt, the RTI instruction recovers
the CPU register contents from the stack so that normal processing can resume. Figure 14-8 shows
interrupt entry timing. Figure 14-9 shows interrupt recovery timing.
14.6.1.1 Hardware Interrupts
A hardware interrupt does not stop the current instruction. Processing of a hardware interrupt begins after
completion of the current instruction. When the current instruction is complete, the SIM checks all pending
hardware interrupts. If interrupts are not masked (I bit clear in the condition code register), and if the
corresponding interrupt enable bit is set, the SIM proceeds with interrupt processing; otherwise, the next
instruction is fetched and executed.
If more than one interrupt is pending at the end of an instruction execution, the highest priority interrupt
is serviced first. Figure 14-10 demonstrates what happens when two interrupts are pending. If an interrupt
is pending upon exit from the original interrupt service routine, the pending interrupt is serviced before the
LDA instruction is executed.
The LDA opcode is prefetched by both the INT1 and INT2 return-from-interrupt (RTI) instructions.
However, in the case of the INT1 RTI prefetch, this is a redundant operation.
NOTE
To maintain compatibility with the M6805 Family, the H register is not
pushed on the stack during interrupt entry. If the interrupt service routine
modifies the H register or uses the indexed addressing mode, software
should save the H register and then restore it prior to exiting the routine.
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