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参数资料
| 型号： | MC912B32MFU8R2 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP80 |
| 封装： | 14 X 14 MM, 2.20 MM HEIGHT, 0.65 MM PITCH, PLASTIC, QFP-80 |
| 文件页数： | 177/398页 |
| 文件大小： | 5652K |
| 代理商： | MC912B32MFU8R2 |
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Byte Data Link Communications (BDLC)
Data Sheet
M68HC12B Family — Rev. 9.0
258
Byte Data Link Communications (BDLC)
MOTOROLA
15.9.4 BDLC Data Register
This register is used to pass the data to be transmitted to the J1850 bus from the
CPU to the BDLC. It is also used to pass data received from the J1850 bus to the
CPU. Each data byte (after the first one) should be written only after a Tx data
register empty (TDRE) state is indicated in the BSVR.
Data read from this register is the last data byte received from the J1850 bus. This
received data should only be read after an Rx data register full (RDRF) interrupt
has occurred. (See 15.9.3 BDLC State Vector Register.)
The BDR is double buffered via a transmit shadow register and a receive shadow
register. After the byte in the transmit shift register has been transmitted, the byte
currently stored in the transmit shadow register is loaded into the transmit shift
register. Once the transmit shift register has shifted the first bit out, the TDRE flag
is set, and the shadow register is ready to accept the next data byte. The receive
shadow register works similarly. Once a complete byte has been received, the
receive shift register stores the newly received byte into the receive shadow
register. The RDRF flag is set to indicate that a new byte of data has been received.
The programmer has one BDLC byte reception time to read the shadow register
and clear the RDRF flag before the shadow register is overwritten by the newly
received byte.
To abort an in-progress transmission, the programmer should stop loading data
into the BDR. This causes a transmitter underrun error and the BDLC automatically
disables the transmitter on the next non-byte boundary. This means that the
earliest a transmission can be halted is after at least one byte plus two extra logic
1 bits have been transmitted. The receiver picks this up as an error and relays it in
the state vector register as an invalid symbol error.
NOTE:
The extra logic 1 bits are an enhancement to the J1850 protocol which forces a
byte boundary condition fault. This is helpful in preventing noise on the J1850 bus
from corrupting a message.
Address: $00FB
Bit 7
654321
Bit 0
Read:
BD7BD6
BD5BD4BD3BD2BD1BD0
Write:
Reset:
Indeterminate after reset
Figure 15-16. BDLC Data Register (BDR)
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相关PDF资料 |
PDF描述 |
|---|---|
| MC932-11 | 0.1 A, 2 ELEMENT, SILICON, SIGNAL DIODE |
| MC9S12K | Microcontrollers |
| MCA3703 | 1000 mA, 100 V, N-CHANNEL, Si, SMALL SIGNAL, MOSFET |
| MCBC2425DL | |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| MC912D60ACFUE8 | 制造商:Freescale Semiconductor 功能描述:16-Bit Microcontroller IC |
| MC912D60ACPV8 | 功能描述:IC MCU 60K FLASH 8MHZ 112-LQFP RoHS:否 类别:集成电路 (IC) >> 嵌入式 - 微控制器， 系列:HC12 标准包装:250 系列:56F8xxx 核心处理器:56800E 芯体尺寸:16-位 速度:60MHz 连通性:CAN，SCI，SPI 外围设备:POR，PWM，温度传感器，WDT 输入/输出数:21 程序存储器容量:40KB（20K x 16） 程序存储器类型:闪存 EEPROM 大小:- RAM 容量:6K x 16 电压 - 电源 (Vcc/Vdd):2.25 V ~ 3.6 V 数据转换器:A/D 6x12b 振荡器型:内部 工作温度:-40°C ~ 125°C 封装/外壳:48-LQFP 包装:托盘 配用:MC56F8323EVME-ND - BOARD EVALUATION MC56F8323 |
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