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参数资料
| 型号： | MC9328MXLVP15R2 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 150 MHz, RISC PROCESSOR, PBGA225 |
| 封装： | 13 X 13 MM, 0.80 MM PITCH, ROHS COMPLIANT, PLASTIC, MAPBGA-225 |
| 文件页数： | 82/90页 |
| 文件大小： | 1242K |
| 代理商： | MC9328MXLVP15R2 |
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Functional Description and Application Information
MC9328MXL Technical Data, Rev. 8
Freescale Semiconductor
83
Figure 66. Sensor Output Data on Pixel Clock Rising Edge
CSI Latches Data on Pixel Clock Falling Edge
The limitation on pixel clock rise time / fall time are not specified. It should be calculated from the hold
time and setup time, according to:
max rise time allowed = (positive duty cycle - hold time)
max fall time allowed = (negative duty cycle - setup time)
In most of case, duty cycle is 50 / 50, therefore:
max rise time = (period / 2 - hold time)
max fall time = (period / 2 - setup time)
For example: Given pixel clock period = 10ns, duty cycle = 50 / 50, hold time = 1ns, setup time = 1ns.
positive duty cycle = 10 / 2 = 5ns
=> max rise time allowed = 5 - 1 = 4ns
negative duty cycle = 10 / 2 = 5ns
=> max fall time allowed = 5 - 1 = 4ns
Falling-edge latch data
max fall time allowed = (negative duty cycle - hold time)
max rise time allowed = (positive duty cycle - setup time)
Table 36. Non-Gated Clock Mode Parameters
Ref No.
Parameter
Min
Max
Unit
1
csi_vsync to csi_pixclk
180
–
ns
2
csi_d setup time
1
–
ns
3
csi_d hold time
1
–
ns
4
csi_pixclk high time
10.42
–
ns
5
csi_pixclk low time
10.42
–
ns
6
csi_pixclk frequency
0
48
MHz
VSYNC
PIXCLK
DATA[7:0]
Valid Data
1
2
3
4
5
6
Because
of
an
order
from
the
United
States
International
Trade
Commission,
BGA-packaged
product
lines
and
part
numbers
indicated
here
currently
are
not
available
from
Freescale
for
import
or
sale
in
the
United
States
prior
to
September
2010:
i.MXL
Product
Family
相关PDF资料 |
PDF描述 |
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