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参数资料
| 型号： | MCF5206AB33A |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 390/449页 |
| 文件大小： | 0K |
| 描述： | IC MCU COLDFIRE 33MHZ 160-QFP |
| 标准包装： | 24 |
| 系列： | MCF520x |
| 核心处理器： | Coldfire V2 |
| 芯体尺寸： | 32-位 |
| 速度： | 33MHz |
| 连通性： | I²C，UART/USART |
| 外围设备： | POR，WDT |
| 输入/输出数： | 8 |
| 程序存储器类型： | ROMless |
| RAM 容量： | 512 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 4.75 V ~ 5.25 V |
| 振荡器型： | 外部 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 160-BQFP |
| 包装： | 托盘 |
| 配用： | M5206EC3-ND - KIT EVAL FOR MCF5206E W/ETHERNET |
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Signal Description
2-2
MCF5206 USERS MANUAL Rev 1.0
MOTOROLA
NOTE
The terms assert and negate are used throughout this section
to avoid confusion when dealing with a mixture of active-low
and active-high signals. The term assert or assertion indicates
that a signal is active or true, independent of the level
represented by a high or low voltage. The term negate or
negation indicates that a signal is inactive or false.
Table 2-1. MCF5206 Signal Index
SIGNAL NAME
MNEMONIC
FUNCTION
INPUT/
OUTPUT
Address[27:24]/
Chip Select[7:4]/
Write Enable[0:3]
A[27:24]/
CS[7:4]/
WE[3:0]
Upper four bits of the address bus/
Upper four chip-selects enable peripherals at programmed addresses/
Write enables select individual bytes in memory
In,Out/
Out/
Out
Address
A[23:0]
Lower 24 bits of the address bus. A[4:2] indicate the interrupt level during
an IACK cycle
In,Out
Data
D[31:0]
Data bus used to transfer byte, word, or longword data
In,Out
Chip Select[3:0]
CS[3:0]
Enables peripherals at programmed addresses. CS[1] can indicate IACK
during an interrupt acknowledge cycle. CS[0] provides relocatable boot
ROM capability
Out
Interrupt Priority Level/
Interrupt Request
IPL[2]/IRQ[7]
IPL[1]/IRQ[4]
IPL[0]/IRQ[1]
Provides encoded interrupt priority level to processor/
Three individual external interrupts set to levels 7, 4, 1
In/
In
Read/Write
R/W
Identifies read and write data transfers
In,Out
Size
SIZ[1:0]
Indicates the data transfer size
In,Out
Transfer Type
TT[1:0]
Indicates the transfer type: normal, CPU space/Interrupt acknowledge or
emulator mode
Out
Access Type & Mode
ATM
Time-multiplexed output signal indicating access type (instruction or
data) and access mode (supervisor or user)
Out
Transfer Start
TS
Indicates the beginning of a bus cycle
In,Out
Transfer Acknowledge
TA
Synchronous transfer acknowledge. Asserted to indicate the successful
completion of a bus transfer.
In,Out
Asynchronous Transfer
Acknowledge
ATA
Asynchronous transfer acknowledge. Asserted to indicate the
successful completion of a bus transfer
In
Transfer Error Acknowledge
TEA
Asserted to indicate an error condition exists for a bus transfer
In
Bus Request
BR
Asserted by the MCF5206 to request bus mastership
Out
Bus Grant
BG
Asserted by bus arbiter to grant bus mastership privileges to the
MCF5206
In
Bus Driven
BD
Indicates the MCF5206 has assumed explicit bus mastership of the
external bus
Out
Clock Input
CLK
Input used to clock internal logic
In
Reset
RSTI
Processor reset
In
Row Address Strobe
RAS[1:0]
Row address strobe for external DRAM
Out
Column Address Strobe
CAS[3:0]
Column address strobe for external DRAM
Out
DRAM Write
DRAMW
Asserted on DRAM write cycles and negated on DRAM read cycles
Out
Receive Data
RxD[1], RxD[2]
Receive serial data input for UART1 and UART2
In
Transmit Data
TxD[1],TxD[2]
Transmit serial data output for UART1 and UART2
Out
Request-To-Send
RTS[1]
Indicates UART1 is ready to receive data
Out
Request-To-Send/
Reset Out
RTS[2]/RSTO
RTS[2] indicates UART2 is ready to receive data/
RTSO is the reset out signal
Out/
Out
Clear-To-Send
CTS[1], CTS[2]
Indicates can transmit serial data for UART1 and UART2
In
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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