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参数资料
| 型号： | MCF52277CVM160 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 18/46页 |
| 文件大小： | 0K |
| 描述： | IC MCU 32BIT 166.67MHZ 196MAPBGA |
| 产品培训模块： | MCF5227x LCD Processors |
| 标准包装： | 126 |
| 系列： | MCF5227x |
| 核心处理器： | Coldfire V2 |
| 芯体尺寸： | 32-位 |
| 速度： | 166.67MHz |
| 连通性： | CAN，EBI/EMI，I²C，SPI，SSI，UART/USART，USB OTG |
| 外围设备： | DMA，LCD，PWM，WDT |
| 输入/输出数： | 55 |
| 程序存储器类型： | ROMless |
| RAM 容量： | 128K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.4 V ~ 1.6 V |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 196-LBGA |
| 包装： | 托盘 |
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Electrical Characteristics
MCF5227x ColdFire Microprocessor Data Sheet, Rev. 8
Freescale Semiconductor
25
Figure 12. SDR Read Timing
5.7.2.2
DDR SDRAM AC Timing Specifications
When using the SDRAM controller in DDR mode, the following timing numbers must be followed to properly latch or drive
data onto the memory bus. All timing numbers are relative to the two DQS byte lanes.
Table 15. DDR Timing Specifications
Num
Characteristic
Symbol
Min
Max
Unit
Notes
Frequency of Operation
tDDCK
60
83.33
MHz
1
DD1
Clock Period
tDDSK
12.0
16.67
ns
2
DD2
Pulse Width High
tDDCKH
0.45
0.55
SD_CLK
3
DD3
Pulse Width Low
tDDCKL
0.45
0.55
SD_CLK
DD4
Address, SD_CKE, SD_CAS, SD_RAS, SD_WE,
SD_CS[1:0] - Output Valid
tSDCHACV
—0.5
× SD_CLK
+1.0
ns
4
DD5
Address, SD_CKE, SD_CAS, SD_RAS, SD_WE,
SD_CS[1:0] - Output Hold
tSDCHACI
2.0
—
ns
DD6
Write Command to first DQS Latching Transition
tCMDVDQ
—
1.25
SD_CLK
DD7
Data and Data Mask Output Setup (DQ
→DQS)
Relative to DQS (DDR Write Mode)
tDQDMV
1.5
—
ns
5
6
SD_CLK
SD_CSn,
SDDM
D[31:0]
A[23:0],
SD_RAS,
SD_BA[1:0]
CMD
ROW
SD1
SD4
COL
WD1
WD2
WD3
WD4
SD9
3/4 MCLK
SD_SDR_DQS
SD_DQS[3:2]
Delayed
SD10
SD7
Board Delay
SD8
Board Delay
SD6
tDQS
Reference
SD_CLK
from
Memories
(Measured at Output Pin)
(Measured at Input Pin)
SD5
NOTE: Data driven from memories relative
to delayed memory clock.
SD_WE
SD_CAS,
SD2
SD3
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参数描述 |
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