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参数资料
| 型号： | MCF5272VM66J |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 117/544页 |
| 文件大小： | 0K |
| 描述： | IC MCU 32BIT 66MHZ 196-MAPBGA |
| 标准包装： | 126 |
| 系列： | MCF527x |
| 核心处理器： | Coldfire V2 |
| 芯体尺寸： | 32-位 |
| 速度： | 66MHz |
| 连通性： | EBI/EMI，以太网，I²C，SPI，UART/USART，USB |
| 外围设备： | DMA，WDT |
| 输入/输出数： | 32 |
| 程序存储器容量： | 16KB（4K x 32） |
| 程序存储器类型： | ROM |
| RAM 容量： | 1K x 32 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 振荡器型： | 外部 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 196-LBGA |
| 包装： | 托盘 |
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SDRAM Controller
MCF5272 ColdFire Integrated Microprocessor User’s Manual, Rev. 3
Freescale Semiconductor
9-13
As Figure 9-6 shows timing relationships between SDCLK and the remaining data and control signals can
be refined by setting SDCR[INV], which inverts the SDRAM clock. SDCR[REG] must always be cleared
when SDCR[INV] is set.
.
Figure 9-6. Timing Refinement with Inverted SDCLK
NOTE
If the delay difference between the fastest data signal and the slowest control
signal exceeds half of the clock cycle time, the clock shift can cause
hold-time violations on control signals.
The incoming data setup time should be inspected during reads. The active clock edge event of SDCLK
now precedes the MCF5272 internal active clock edge event when (REG = 0). This behavior is frequency
dependent. The two following scenarios are possible:
High-speed timing refinement with true CAS latency. See Figure 9-7.
Low-speed timing refinement with reduced effective CAS latency.
If the delay between shifted SDCLK and following internal system clock edge is shorter than the read
access time of the SDRAM, data is sampled with the true CAS latency.
Figure 9-7. Timing Refinement with True CAS Latency and Inverted SDCLK
Shifted delay of SDCLK
Data setup delay
Internal CLK
Data bus
SDCLK
Shifted delay of SDCLK
Delay SDCLK to CLK
SDRAM read access time
TSDCLK_to_CLK - Tacc < 0 => true CAS latency
CASL = 2
Internal CLK
Data
SDCLK
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PDF描述 |
|---|---|
| MS3102E22-5S | CONN RCPT 6POS BOX MNT W/SCKT |
| MS3112E12-10S | CONN RECEPT 10POS W/SOCKT SOLDER |
| PS0055BE33036BF1 | CAP CER 33PF 5KV 10% CHASSIS |
| PS0055BE27136BH1 | CAP CER 270PF 5KV 10% CHASSIS |
| PS0055BE22136BH1 | CAP CER 220PF 5KV 10% CHASSIS |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MCF5272VM66J | 制造商:Freescale Semiconductor 功能描述:IC 32BIT MPU 66MHZ BGA-196 |
| MCF5272VM66R2 | 功能描述:微处理器 - MPU MCF5272 V2CORE 4KSRAM RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MCF5272VM66R2 | 制造商:Freescale Semiconductor 功能描述:Microcontroler |
| MCF5272VM66R2J | 功能描述:32位微控制器 - MCU V2CORE 4KSRAM RoHS:否 制造商:Texas Instruments 核心:C28x 处理器系列:TMS320F28x 数据总线宽度:32 bit 最大时钟频率:90 MHz 程序存储器大小:64 KB 数据 RAM 大小:26 KB 片上 ADC:Yes 工作电源电压:2.97 V to 3.63 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:LQFP-80 安装风格:SMD/SMT |
| MCF5274CVM166 | 功能描述:微处理器 - MPU MCF5275 V2CORE RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
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