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参数资料
| 型号： | MCF5274VM133 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 133 MHz, RISC PROCESSOR, PBGA256 |
| 封装： | MAPBGA-256 |
| 文件页数： | 28/44页 |
| 文件大小： | 1242K |
| 代理商： | MCF5274VM133 |
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MCF5275 Integrated Microprocessor Family Hardware Specification, Rev. 2
Preliminary—Subject to Change Without Notice
Preliminary Electrical Characteristics
Freescale Semiconductor
34
Figure 17. MII Transmit Signal Timing Diagram
8.11.3
MII Async Inputs Signal Timing (FECn_CRS and FECn_COL)
Table 20 lists MII asynchronous inputs signal timing.
Figure 18. MII Async Inputs Timing Diagram
8.11.4
MII Serial Management Channel Timing (FECn_MDIO and
FECn_MDC)
Table 21 lists MII serial management channel timings. The FEC functions correctly with a maximum
MDC frequency of 2.5 MHz.
Table 19. MII Transmit Channel Timing
Num
Characteristic
Min
Max
Unit
M5
FECn_TXCLK to FECn_TXD[3:0], FECn_TXEN,
FECn_TXER invalid
5—
ns
M6
FECn_TXCLK to FECn_TXD[3:0], FECn_TXEN,
FECn_TXER valid
—25
ns
M7
FECn_TXCLK pulse width high
35%
65%
FECn_TXCLK period
M8
FECn_TXCLK pulse width low
35%
65%
FECn_TXCLK period
Table 20. MII Asynchronous Input Signal Timing
Num
Characteristic
Min
Max
Unit
M9
FECn_CRS, FECn_COL minimum pulse width
1.5
—
FECn_TXCLK period
M6
FECn_TXCLK (input)
FECn_TXD[3:0] (outputs)
FECn_TXEN
FECn_TXER
M5
M7
M8
FECn_CRS
M9
FECn_COL
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