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参数资料
| 型号： | MCIMX515DVK8C |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 124/202页 |
| 文件大小： | 0K |
| 描述： | IC MPU I.MX51 527MABGA |
| 标准包装： | 160 |
| 系列： | i.MX51 |
| 核心处理器： | ARM? Cortex?-A8 |
| 芯体尺寸： | 32-位 |
| 速度： | 800MHz |
| 连通性： | 1 线，EBI/EMI，以太网，I²C，IrDA，MMC，SPI，SSI，UART/USART，USB OTG |
| 外围设备： | DMA，I²S，LCD，POR，PWM，WDT |
| 输入/输出数： | 128 |
| 程序存储器类型： | ROMless |
| RAM 容量： | 128K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 0.8 V ~ 1.15 V |
| 振荡器型： | 外部 |
| 工作温度： | -20°C ~ 85°C |
| 封装/外壳： | 527-LFBGA |
| 包装： | 托盘 |
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i.MX51 Applications Processors for Consumer and Industrial Products, Rev. 6
28
Freescale Semiconductor
Electrical Characteristics
The UHVIO type of I/O cells have to be configured properly according to their supply voltage level, in
order to prevent permanent damage to them and in order to not degrade their timing performance.
The HVE control bit of the I/O cell (in IOMUX control registers) should be set to 1 for Low voltage
operation and to 0 for High voltage operation.
The HVE bit should be set as follows:
HVE = 0: High output voltage mode (3.0V to 3.6V)
HVE = 1: Low output voltage mode (1.65V to 3.1V)
This is related to power domains, such as NVCC_NANDF, NVCC_PER15, and NVCC_PER17.
If HVE bit is not set properly when high voltage level is applied for long durations, it may cause permanent
damage over a period of time, causing reduced timing performance of the pad. Similarly, not setting HVE
bit properly for low voltage will degrade pad timing performance.
The below discussion clarifies concerns about boot-up period.
The HVE bit is set, by default, to 1 for low voltage operation. As a result, there might be a short period
conflict between the HVE bit value and the applied voltage. This conflict is acceptable under the following
conditions:
Input Hysteresis
VHYS
Low voltage mode
High voltage mode
0.38
0.95
—0.43
1.33
V
Schmitt trigger VT+2,3
VT+
—
0.5OVDD
—
V
Schmitt trigger VT–2,4
VT–
—
0.5
× OVDD
V
Input current (no pull-up/down)
Iin
Vin = 0
Vin = OVDD
—
See Note 4
—
Input current (22 k
Ω Pull-up)
Iin
Vin = 0
—
202
μA
Input current (75 k
Ω Pull-up)
Iin
Vin = 0
—
61
μA
Input current (100 k
Ω Pull-up)
Iin
Vin = 0
—
47
μA
Input current (360 k
Ω Pull-down)
Iin
Vin = OVDD
—
5.7
μA
Keeper Circuit Resistance
—
NA
—
17
—
k
Ω
1
To maintain a valid level, the transitioning edge of the input must sustain a constant slew rate (monotonic) from the current DC
level through to the target DC level, VIL or VIH. Monotonic input transition time is from 0.1 ns to 1 s.
2 Overshoot and undershoot conditions (transitions above OVDD and below OVSS) on switching pads must be held below 0.6 V,
and the duration of the overshoot/undershoot must not exceed 10% of the system clock cycle. Overshoot/undershoot must be
controlled through printed circuit board layout, transmission line impedance matching, signal line termination, or other methods.
Non-compliance to this specification may affect device reliability or cause permanent damage to the device.
3 Hysteresis of 250 mV is guaranteed over all operating conditions when hysteresis is enabled.
4 I/O leakage currents are listed in Table 25.
Table 21. UHVIO DC Electrical Characteristics (continued)
DC Electrical Characteristics
Symbol
Test Conditions
Min
Typ
Max
Unit
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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