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参数资料
| 型号： | MCP3204T-CI/SL |
| 厂商： | Microchip Technology |
| 文件页数： | 23/40页 |
| 文件大小： | 0K |
| 描述： | IC ADC 12BIT 2.7V 4CH SPI 14SOIC |
| 标准包装： | 1 |
| 位数： | 12 |
| 采样率（每秒）： | 100k |
| 数据接口： | 串行，SPI? |
| 转换器数目： | 1 |
| 电压电源： | 单电源 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 14-SOIC（0.154"，3.90mm 宽） |
| 供应商设备封装： | 14-SOIC |
| 包装： | 标准包装 |
| 输入数目和类型： | 4 个单端，单极；2 个伪差分，单极 |
| 产品目录页面： | 672 (CN2011-ZH PDF) |
| 其它名称： | MCP3204T-CI/SLDKR |
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2008 Microchip Technology Inc.
DS21298E-page 3
MCP3204/3208
Input Voltage Range for IN- in
pseudo-differential Mode
VSS-100
—
VSS+100
mV
Leakage Current
—
0.001
±1
A
Switch Resistance
—
1000
—
See Figure 4-1
Sample Capacitor
—
20
—
pF
See Figure 4-1
Digital Input/Output
Data Coding Format
Straight Binary
High Level Input Voltage
VIH
0.7 VDD
——
V
Low Level Input Voltage
VIL
—
0.3 VDD
V
High Level Output Voltage
VOH
4.1
—
V
IOH = -1 mA, VDD = 4.5V
Low Level Output Voltage
VOL
——
0.4
V
IOL = 1 mA, VDD = 4.5V
Input Leakage Current
ILI
-10
—
10
A
VIN = VSS or VDD
Output Leakage Current
ILO
-10
—
10
A
VOUT = VSS or VDD
Pin Capacitance
(All Inputs/Outputs)
CIN,COUT
——
10
pF
TA = 25°C, f = 1 MHz
Timing Parameters
Clock Frequency
fCLK
—
2.0
1.0
MHz
Clock High Time
tHI
250
—
ns
Clock Low Time
tLO
250
—
ns
CS Fall To First Rising CLK
Edge
tSUCS
100
—
ns
Data Input Setup Time
tSU
50
—
ns
Data Input Hold Time
tHD
50
—
ns
CLK Fall To Output Data Valid
tDO
—
200
ns
CLK Fall To Output Enable
tEN
—
200
ns
CS Rise To Output Disable
tDIS
—
100
ns
CS Disable Time
tCSH
500
—
ns
D
OUT Rise Time
tR
—
100
ns
D
OUT Fall Time
tF
—
100
ns
Power Requirements
Operating Voltage
VDD
2.7
—
5.5
V
Operating Current
IDD
—
320
225
400
—
A
VDD=VREF = 5V, DOUT unloaded
VDD=VREF = 2.7V, DOUT unloaded
Standby Current
IDDS
—0.5
2.0
A
CS = VDD = 5.0V
ELECTRICAL SPECIFICATIONS (CONTINUED)
Electrical Characteristics:
Unless otherwise noted, all parameters apply at VDD = 5V, VSS = 0V, VREF = 5V,
TA = -40°C to +85°C,fSAMPLE = 100 ksps and fCLK = 20*fSAMPLE
Parameters
Sym
Min
Typ
Max
Units
Conditions
Note 1:
This parameter is established by characterization and not 100% tested.
2:
See graphs that relate linearity performance to VREF levels.
3:
Because the sample cap will eventually lose charge, effective clock rates below 10 kHz can affect linearity
performance, particularly at elevated temperatures. See Section 6.2 “Maintaining Minimum Clock
Speed”
, “Maintaining Minimum Clock Speed”, for more information.
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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