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参数资料
| 型号： | MK2049-35SI |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | 49.152 MHz, OTHER CLOCK GENERATOR, PDSO20 |
| 封装： | 0.300 INCH, SOIC-20 |
| 文件页数： | 4/9页 |
| 文件大小： | 112K |
| 代理商： | MK2049-35SI |
MK2049-35
3.3 V Communications Clock PLL
MDS 2049-35 B
4
Revision 081401
Integrated Circuit Systems, Inc. 525 Race Street San Jose CA 95126 (408)295-9800tel www.icst.com
0 = connect directly to ground, 1 = connect directly to VDD.
Crystal is connected to pins 2 and 3; clock input is applied to pin 13.
MK2049-35 Output Decoding Table – External Mode (MHz)
ICLK
FS3FS2FS1FS0
CLK/2
CLK
8K
Crystal
8 kHz
0
1.544
3.088
8 kHz
24.576
8 kHz
0
1
2.048
4.096
8 kHz
24.576
8 kHz
0
1
0
22.368
44.736
8 kHz
24.576
8 kHz
0
1
17.184
34.368
8 kHz
24.576
8 kHz
0
1
0
19.44
38.88
8 kHz
19.44
8 kHz
0
1
0
1
12.8
25.6
8 kHz
25.6
8 kHz
0
1
0
25.92
51.84
8 kHz
17.28
8 kHz
0
1
4.096
8.192
8 kHz
16.384
8 kHz
1
0
18.528
37.056
8 kHz
24.704
8 kHz
1
0
1
12.352
24.704
8 kHz
24.704
8 kHz
1
0
1
0
24.576
49.152
8 kHz
16.384
8 kHz
1
0
1
16.384
32.768
8 kHz
16.384
8 kHz
1
0
17.28
34.56
8 kHz
17.28
8 kHz
1
0
1
62.5
125
8 kHz
25
ICLK
FS3FS2FS1FS0
CLK/2
CLK
8K
Crystal
20 - 50
1
0
ICLK
2*ICLK
N/A
ICLK/2
10 - 25
1
ICLK/2
ICLK
N/A
ICLK
MK2049-35 Output Decoding Table – Buffer Mode (MHz)
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PDF描述 |
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