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参数资料
| 型号： | MK2049-35SITR |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | 49.152 MHz, OTHER CLOCK GENERATOR, PDSO20 |
| 封装： | 0.300 INCH, SOIC-20 |
| 文件页数： | 3/9页 |
| 文件大小： | 112K |
| 代理商： | MK2049-35SITR |
MK2049-35
3.3 V Communications Clock PLL
MDS 2049-35 B
3
Revision 081401
Integrated Circuit Systems, Inc. 525 Race Street San Jose CA 95126 (408)295-9800tel www.icst.com
Parameter
Conditions
Minimum
Typical
Maximum
Units
ABSOLUTE MAXIMUM RATINGS (Note 1)
Supply Voltage, VDD
Referenced to GND
7
V
Inputs and Clock Outputs
-0.5
VDD+0.5
V
Ambient Operating Temperature
MK2049-34SI
-40
85
°C
Soldering Temperature
Max of 10 seconds
250
°C
Storage Temperature
-65
150
°C
DC CHARACTERISTICS (VDD = 3.3 V unless noted)
Operating Voltage, VDD
3.15
3.3
3.45
V
Input High Voltage, VIH
2
V
Input Low Voltage, VIL
0.8
V
Output High Voltage, VOH, CMOS level
IOH=-4 mA
VDD-0.4
V
Output High Voltage, VOH
IOH=-8 mA
2.4
V
Output Low Voltage
IOL=8 mA
0.4
V
Operating Supply Current, IDD
No Load, VDD=3.3V
15
mA
Short Circuit Current
Each output
±50
mA
Input Capacitance, FS3:0
5
pF
AC CHARACTERISTICS (VDD = 3.3 V unless noted)
Input Frequency, External Mode
ICLK
8.000
kHz
Input Clock Pulse Width
10
ns
Propagation Delay
ICLK to 8 kHz
7
ns
Delay, CLK/2 after CLK
4
ns
Output Clock Rise Time
0.8 to 2.0 V
2
ns
Output Clock Fall Time
2.0 to 0.8 V
2
ns
Output Clock Duty Cycle, High Time
At VDD/2, except 8k
40
60
%
Actual mean frequency error versus target
Any clock selection
0
ppm
Notes:
1. Stresses beyond those listed under Absolute Maximum Ratings could cause permanent damage to the device.
Prolonged exposure to levels above the operating limits but below the Absolute Maximums may affect device
reliability.
Electrical Specifications
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PDF描述 |
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参数描述 |
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