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参数资料
| 型号： | MK20DX256ZVMC10R |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 100 MHz, RISC MICROCONTROLLER, PBGA121 |
| 封装： | 8 X 8 MM, MAPBGA-121 |
| 文件页数： | 18/73页 |
| 文件大小： | 1017K |
| 代理商： | MK20DX256ZVMC10R |
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Table 13. JTAG limited voltage range electricals (continued)
Symbol
Description
Min.
Max.
Unit
J12
TCLK low to TDO high-Z
—
17
ns
J13
TRST assert time
100
—
ns
J14
TRST setup time (negation) to TCLK high
8
—
ns
Table 14. JTAG full voltage range electricals
Symbol
Description
Min.
Max.
Unit
Operating voltage
1.71
3.6
V
J1
TCLK frequency of operation
Boundary Scan
JTAG and CJTAG
Serial Wire Debug
0
10
20
40
MHz
J2
TCLK cycle period
1/J1
—
ns
J3
TCLK clock pulse width
Boundary Scan
JTAG and CJTAG
Serial Wire Debug
50
25
12.5
—
ns
J4
TCLK rise and fall times
—
3
ns
J5
Boundary scan input data setup time to TCLK rise
20
—
ns
J6
Boundary scan input data hold time after TCLK rise
0
—
ns
J7
TCLK low to boundary scan output data valid
—
25
ns
J8
TCLK low to boundary scan output high-Z
—
25
ns
J9
TMS, TDI input data setup time to TCLK rise
8
—
ns
J10
TMS, TDI input data hold time after TCLK rise
1.4
—
ns
J11
TCLK low to TDO data valid
—
22.1
ns
J12
TCLK low to TDO high-Z
—
22.1
ns
J13
TRST assert time
100
—
ns
J14
TRST setup time (negation) to TCLK high
8
—
ns
J2
J3
J4
TCLK (input)
Figure 5. Test clock input timing
Peripheral operating requirements and behaviors
K20 Sub-Family Data Sheet Data Sheet, Rev. 5, 5/2011.
Freescale Semiconductor, Inc.
Preliminary
25
相关PDF资料 |
PDF描述 |
|---|---|
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| MK20X256VLK100R | 32-BIT, FLASH, 100 MHz, RISC MICROCONTROLLER, PQFP80 |
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相关代理商/技术参数 |
参数描述 |
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