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参数资料
| 型号： | MK60N512VMD100 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | FLASH, 100 MHz, RISC MICROCONTROLLER, PBGA144 |
| 封装： | 13 X 13 MM, MAPBGA-144 |
| 文件页数： | 59/76页 |
| 文件大小： | 1862K |
| 代理商： | MK60N512VMD100 |
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Table 43. SDHC switching specifications
(continued)
Num
Symbol
Description
Min.
Max.
Unit
SD5
tTHL
Clock fall time
—
3
ns
SDHC output / card inputs SDHC_CMD, SDHC_DAT (reference to SDHC_CLK)
SD6
tOD
SDHC output delay (output valid)
-5
6.5
ns
SDHC input / card inputs SDHC_CMD, SDHC_DAT (reference to SDHC_CLK)
SD7
tTHL
SDHC input setup time
5
—
ns
SD8
tTHL
SDHC input hold time
0
—
ns
SD2
SD3
SD1
SD6
SD8
SD7
SDHC_CLK
Output SDHC_CMD
Output SDHC_DAT[3:0]
Input SDHC_CMD
Input SDHC_DAT[3:0]
Figure 28. SDHC timing
6.8.11 I2S switching specifications
This section provides the AC timings for the I2S in master (clocks driven) and slave
modes (clocks input). All timings are given for non-inverted serial clock polarity
(TCR[TSCKP] = 0, RCR[RSCKP] = 0) and a non-inverted frame sync (TCR[TFSI] = 0,
RCR[RFSI] = 0). If the polarity of the clock and/or the frame sync have been inverted, all
the timings remain valid by inverting the clock signal (I2S_BCLK) and/or the frame sync
(I2S_FS) shown in the figures below.
Table 44. I2S master mode timing
Num
Description
Min.
Max.
Unit
Operating voltage
2.7
3.6
V
S1
I2S_MCLK cycle time
2 x tSYS
ns
Table continues on the next page...
Peripheral operating requirements and behaviors
K60 Sub-Family Data Sheet Data Sheet, Rev. 4, 3/2011.
62
Preliminary
Freescale Semiconductor, Inc.
相关PDF资料 |
PDF描述 |
|---|---|
| MB91F467DAPVS-GSE2 | 32-BIT, FLASH, 96 MHz, RISC MICROCONTROLLER, PQFP208 |
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| MB90803PF-G | 16-BIT, MROM, 25 MHz, MICROCONTROLLER, PQFP100 |
| MPC8255CZUHFBXXX | 32-BIT, 166 MHz, RISC PROCESSOR, PBGA480 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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