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参数资料
| 型号： | ML63512A-XXXWA |
| 厂商： | OKI ELECTRIC INDUSTRY CO LTD |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 4-BIT, MROM, 2 MHz, MICROCONTROLLER, UUC60 |
| 封装： | 3.51 X 3.77 MM, DIE-60 |
| 文件页数： | 221/250页 |
| 文件大小： | 1326K |
| 代理商： | ML63512A-XXXWA |
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5-9
ML63512A/514A User's Manual
Chapter 5 Clock Generator Circuit (OSC)
5
When ENOSC (bit 1 of FCON) is set to "1", oscillation starts in the mode selected by OSCSEL.
At the same time, the internal logic power supply (VDDL) switches from the constant voltage
circuit output level (approx. 1.5 V) to the VDDH level. Next, if CPUCLK is set to "1", the system
clock switches from crystal oscillation output (TBCCLK) to high-speed clock output (HSCLK).
Figure 5-4 shows the system clock select timing and status of the internal logic power supply
(VDDL).
ENOSC
CPUCLK
OSC1
System clock
TWAIT
High-speed clock
Low-speed clock
0.5 to 1.0 high-speed clocks
0.5 to 1.0 low-speed clocks
VDDL
Internal logic
power supply
VDDH
VSS = 0 V
Approx. 1.5 V
(typ.)
Low-speed clock
Figure 5-4 System Clock Select Timing
In the ceramic oscillation mode, 10 ms are required from the time when ENOSC is set to "1"
until the high-speed clock generator circuit enters the oscillating state. Therefore, in this
mode, when switching CPUCLK to a high-speed setting, wait for an interval of at least TWAIT
= 10 ms after the rising edge of ENOSC.
In the CR oscillation mode, oscillation begins soon after setting ENOSC to "1". When
switching CPUCLK to a high-speed setting, wait for an interval of at least TWAIT = 300 ms after
the rising edge of ENOSC.
When switching from the high-speed mode to the low-speed mode, set the CPUCLK bit to
"0", and sometime after the next instruction, set the ENOSC bit to "0".
For details regarding the constant voltage circuit for the internal logic power supply, refer to
Chapter 13, "Backup Circuit."
相关PDF资料 |
PDF描述 |
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| MTA85812S-10I/SS | 8-BIT, OTPROM, 10 MHz, RISC MICROCONTROLLER, PDSO20 |
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参数描述 |
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