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参数资料
| 型号： | MM912G634CV1AER2 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 193/349页 |
| 文件大小： | 0K |
| 描述： | IC 48KS12 LIN2XLS/HS ISENSE |
| 标准包装： | 2,000 |
| 应用： | 自动 |
| 核心处理器： | HCS12 |
| 程序存储器类型： | 闪存（48 kB） |
| 控制器系列： | HCS12 |
| RAM 容量： | 2K x 8 |
| 接口： | LIN |
| 电源电压： | 5.5 V ~ 27 V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-LQFP 裸露焊盘 |
| 包装： | 带卷 (TR) |
| 供应商设备封装： | 48-LQFP 裸露焊盘（7x7） |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页当前第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页第257页第258页第259页第260页第261页第262页第263页第264页第265页第266页第267页第268页第269页第270页第271页第272页第273页第274页第275页第276页第277页第278页第279页第280页第281页第282页第283页第284页第285页第286页第287页第288页第289页第290页第291页第292页第293页第294页第295页第296页第297页第298页第299页第300页第301页第302页第303页第304页第305页第306页第307页第308页第309页第310页第311页第312页第313页第314页第315页第316页第317页第318页第319页第320页第321页第322页第323页第324页第325页第326页第327页第328页第329页第330页第331页第332页第333页第334页第335页第336页第337页第338页第339页第340页第341页第342页第343页第344页第345页第346页第347页第348页第349页
MM912_634 Advance Information, Rev. 10.0
Freescale Semiconductor
272
The PLLCLK is derived from the VCO clock (with its actual frequency) divided by four until the PLL locks again.
Application software needs to be prepared to deal with the impact of loosing the oscillator status at any time.
5.38.4.6.3
PLL Bypassed External Mode (PBE)
In this mode, the Bus Clock is based on the external oscillator clock. The reference clock for the PLL is based on the external
oscillator. The adaptive spike filter and detection logic can be enabled which uses the VCOCLK to filter and qualify the external
oscillator clock.
The clock sources for COP and RTI can be based on the internal reference clock generator or on the external oscillator clock.
This mode can be entered from default mode PEI by performing the following steps:
1.
Make sure the PLL configuration is valid.
2.
Optionally the adaptive spike filter and detection logic can be enabled by calculating the integer value for the
OSCFIL[4:0] bits and setting the bandwidth (OSCBW) accordingly.
3.
Enable the external Oscillator (OSCE bit)
4.
Wait for the PLL being locked (LOCK = 1) and the oscillator to start-up and additionally being qualified if the Adaptive
Oscillator Filter is enabled (UPOSC=1).
5.
Clear all flags in the CPMUFLG register to be able to detect any status bit change.
6.
Optionally status interrupts can be enabled (CPMUINT register).
7.
Select the Oscillator Clock (OSCCLK) as Bus Clock (PLLSEL=0)
Since the Adaptive Oscillator Filter (adaptive spike filter and detection logic) uses the VCOCLK to continuously filter and qualify
the external oscillator clock, loosing PLL lock status (LOCK=0) means loosing the oscillator status information as well
(UPOSC=0).
The impact of loosing the oscillator status in PBE mode is as follows:
PLLSEL is set automatically and the Bus Clock is switched back to the PLLCLK.
The PLLCLK is derived from the VCO clock (with its actual frequency) divided by four until the PLL locks again.
Application software needs to be prepared to deal with the impact of loosing the oscillator status at any time.
In the PBE mode, not every noise disturbance can be indicated by bits LOCK and UPOSC (both bits are based on the Bus Clock
domain). There are clock disturbances possible, after which UPOSC and LOCK both stay asserted while occasional pauses on
the filtered OSCCLK and resulting Bus Clock occur. The adaptive spike filter is still functional and protects the Bus Clock from
frequency overshoot due to spikes on the external oscillator clock. The filtered OSCCLK and resulting Bus Clock will pause until
the PLL has stabilized again.
5.38.5
Resets
5.38.5.1
General
All reset sources are listed in Table 391. Refer to MCU specification for related vector addresses and priorities
.
5.38.5.2
Description of Reset Operation
Upon detection of any reset of Table 391, an internal circuit drives the RESET pin low for 512 PLLCLK cycles. After 512 PLLCLK
cycles the RESET pin is released. The reset generator of the S12CPMU waits for additional 256 PLLCLK cycles and then
samples the RESET pin to determine the originating source. Table 392 shows which vector will be fetched.
Table 391. Reset Summary
Reset Source
Local Enable
Power-On Reset (POR)
None
Low Voltage Reset (LVR)
None
External pin RESET
None
Illegal Address Reset
None
Clock Monitor Reset
OSCE Bit in CPMUOSC register
COP Reset
CR[2:0] in CPMUCOP register
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