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参数资料
| 型号： | MPC8377VRALGA |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 16/127页 |
| 文件大小： | 0K |
| 描述： | MPU POWERQUICC II 667MHZ 689PBGA |
| 标准包装： | 27 |
| 系列： | MPC83xx |
| 处理器类型： | 32-位 MPC83xx PowerQUICC II Pro |
| 速度： | 667MHz |
| 电压： | 1V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 689-BBGA 裸露焊盘 |
| 供应商设备封装： | 689-TEPBGA II（31x31） |
| 包装： | 托盘 |
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MPC8377E PowerQUICC II Pro Processor Hardware Specifications, Rev. 8
112
Freescale Semiconductor
23.2
Core PLL Configuration
RCWLR[COREPLL] selects the ratio between the internal coherent system bus clock (csb_clk) and the
e300 core clock (core_clk). Table 79 shows the encodings for RCWLR[COREPLL]. COREPLL values
that are not listed in Table 79 should be considered as reserved.
NOTE
Core VCO frequency = core frequency
× VCO divider
VCO divider has to be set properly so that the core VCO frequency is in the
range of 800–1600 MHz.
Low
0111
7 : 1
175
233
Low
1000
8 : 1
200
267
Low
1001
9 : 1
225
300
Low
1010
10 : 1
250
333
Low
1011
11 : 1
275
367
Low
1100
12 : 1
300
400
Low
1101
13 : 1
325
Low
1110
14 : 1
350
Low
1111
15 : 1
375
Notes:
1. CFG_CLKIN_DIV doubles csb_clk if set high.
2. CLKIN is the input clock in host mode; PCI_CLK is the input clock in agent mode.
Table 79. e300 Core PLL Configuration
RCWLR[COREPLL]
core_clk : csb_clk Ratio
VCO Divider 1
0–1
2–5
6
nn
0000
0
PLL bypassed
(PLL off,
csb_clk clocks core directly)
PLL bypassed
(PLL off,
csb_clk clocks core
directly)
11
nnnn
nn/a
n/a
00
0001
01:1
2
01
0001
01:1
4
10
0001
01:1
8
00
0001
11.5:1
2
Table 78. CSB Frequency Options for Agent Mode (continued)
CFG_CLKIN_DIV
at reset1
SPMF
csb_clk :
Input Clock Ratio1
Input Clock Frequency (MHz)2
25
33.33
66.67
csb_clk Frequency (MHz)
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参数描述 |
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