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参数资料
| 型号： | MPC8378ECVRALFA |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 333 MHz, MICROPROCESSOR, PBGA689 |
| 封装： | 31 X 31 MM, 2.46 MM HEIGHT, 1 MM PITCH, LEAD FREE, PLASTIC, BGA-689 |
| 文件页数： | 9/125页 |
| 文件大小： | 894K |
| 代理商： | MPC8378ECVRALFA |
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MPC8378E PowerQUICC II Pro Processor Hardware Specifications, Rev. 5
Freescale Semiconductor
106
22
Clocking
This figure shows the internal distribution of clocks within the MPC8378E.
Figure 67. MPC8378E Clock Subsystem
The primary clock source for the device can be one of two inputs, CLKIN or PCI_CLK, depending on whether the device is
configured in PCI host or PCI agent mode. When the device is configured as a PCI host device, CLKIN is its primary input
clock. CLKIN feeds the PCI clock divider (
2) and the multiplexors for PCI_SYNC_OUT and PCI_CLK_OUT. The
CFG_CLKIN_DIV configuration input selects whether CLKIN or CLKIN/2 is driven out on the PCI_SYNC_OUT signal. The
OCCR[PCICOEn] parameters select whether CFG_CLKIN_DIV is driven out on the PCI_CLK_OUTn signals.
PCI_SYNC_OUT is connected externally to PCI_SYNC_IN to allow the internal clock subsystem to synchronize to the system
PCI clocks. PCI_SYNC_OUT must be connected properly to PCI_SYNC_IN, with equal delay to all PCI agent devices in the
system, to allow the device to function. When the device is configured as a PCI agent device, PCI_CLK is the primary input
clock. When the device is configured as a PCI agent device the CLKIN signal should be tied to GND.
As shown in Figure 67, the primary clock input (frequency) is multiplied up by the system phase-locked loop (PLL) and the
clock unit to create the coherent system bus clock (csb_clk), the internal clock for the DDR controller (ddr_clk), and the internal
clock for the local bus interface unit (lbiu_clk).
The csb_clk frequency is derived from a complex set of factors that can be simplified into the following equation:
Core PLL
System PLL
DDR
LBIU
LSYNC_IN
LSYNC_OUT
LCLK[0:2]
MCK[0:5]
core_clk
e300 core
csb_clk to rest
CLKIN
csb_clk
6
DDR
Memory
Local Bus
PCI_CLK[0:4]
PCI_SYNC_OUT
PCI_CLK/
Clock
Unit
of the device
ddr_clk
lbiu_clk
CFG_CLKIN_DIV
PCI Clock
PCI_SYNC_IN
Device
Memory
Device
/n
to local bus
memory
controller
to DDR
memory
controller
DLL
Clock
Div
/2
Divider
5
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