参数资料
型号: MPC8533EVTAQGA
厂商: Freescale Semiconductor
文件页数: 24/112页
文件大小: 0K
描述: MPU POWERQUICC 783-PBGA
标准包装: 36
系列: MPC85xx
处理器类型: 32-位 MPC85xx PowerQUICC III
速度: 1.0GHz
电压: 0.95 V ~ 1.05 V
安装类型: 表面贴装
封装/外壳: 783-BBGA,FCBGA
供应商设备封装: 783-FCPBGA(29x29)
包装: 托盘
MPC8533E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 6
Freescale Semiconductor
19
DDR and DDR2 SDRAM
Table 16 provides the input AC timing specifications for the DDR SDRAM when GVDD(typ) = 2.5 V.
Table 17 provides the input AC timing specifications for the DDR SDRAM interface.
Figure 3 shows the DDR SDRAM input timing diagram.
Figure 3. DDR SDRAM Input Timing Diagram (tDISKEW)
Table 16. DDR SDRAM Input AC Timing Specifications for 2.5-V Interface
At recommended operating conditions.
Parameter
Symbol
Min
Max
Unit
Notes
AC input low voltage
VIL
—MVREF – 0.31
V
AC input high voltage
VIH
MVREF + 0.31
V
Table 17. DDR SDRAM Input AC Timing Specifications
At recommended operating conditions.
Parameter
Symbol
Min
Max
Unit
Notes
Controller skew for MDQS—MDQ/MECC/MDM
tCISKEW
ps
1, 2
533 MHz
–300
300
3
400 MHz
–365
365
333 MHz
–390
390
Notes:
1. tCISKEW represents the total amount of skew consumed by the controller between MDQS[n] and any corresponding bit that
will be captured with MDQS[n]. This should be subtracted from the total timing budget.
2. The amount of skew that can be tolerated from MDQS to a corresponding MDQ signal is called tDISKEW. This can be
determined by the following equation: tDISKEW = ± (T/4 – abs(tCISKEW)), where T is the clock period and abs(tCISKEW) is the
absolute value of tCISKEW. See Figure 3.
3. Maximum DDR1 frequency is 400 MHz.
MCK[n]
tMCK
MDQ[x]
MDQS[n]
D1
D0
tDISKEW
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