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参数资料
型号： MPC8544ECVTAQGB
厂商： FREESCALE SEMICONDUCTOR INC
元件分类： 微控制器/微处理器
英文描述： 32-BIT, 1000 MHz, RISC PROCESSOR, PBGA783
封装： 29 X 29 MM, 1 MM PITCH, LEAD FREE, PLASTIC, BGA-783
文件页数： 46/120页
文件大小： 1321K
代理商： MPC8544ECVTAQGB
MPC8544E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 2
Freescale Semiconductor
31
Enhanced Three-Speed Ethernet (eTSEC), MII Management
clock to synchronously generate transmit data and outputs an echoed copy of the transmit clock back out
onto the TSECn_GTX_CLK pin (while transmit data appears on TSECn_TXD[7:0], for example). It is
intended that external receivers capture eTSEC transmit data using the clock on TSECn_GTX_CLK as a
source-synchronous timing reference. Typically, the clock edge that launched the data can be used, since
the clock is delayed by the eTSEC to allow acceptable set-up margin at the receiver. A summary of the
FIFO AC specifications appears in Table 28 and Table 29.
Timing diagrams for FIFO appear in Figure 11 and Figure 12.
Figure 11. FIFO Transmit AC Timing Diagram
Table 28. FIFO Mode Transmit AC Timing Specification
At recommended operating conditions with L/TVDD of 3.3 V ± 5% or 2.5 V ± 5%
Parameter/Condition
Symbol
Min
Typ
Max
Unit
Notes
TX_CLK, GTX_CLK clock period
tFIT
—8.0
—
ns
—
TX_CLK, GTX_CLK duty cycle
tFITH
45
50
55
%
—
TX_CLK, GTX_CLK peak-to-peak jitter
tFITJ
——
250
ps
—
Rise time TX_CLK (20%–80%)
tFITR
—
0.75
ns
—
Fall time TX_CLK (80%–20%)
tFITF
—
0.75
ns
—
GTX_CLK to FIFO data TXD[7:0], TX_ER, TX_EN
hold time
tFITDX
0.5
—
3.0
ns
1
Note:
1. Data valid tFITDV to GTX_CLK Min setup time is a function of clock period and max hold time.
(Min setup = Cycle time – Max hold).
Table 29. FIFO Mode Receive AC Timing Specification
At recommended operating conditions with L/TVDD of 3.3 V ± 5% or 2.5 V ± 5%
Parameter/Condition
Symbol
Min
Typ
Max
Unit
Notes
RX_CLK clock period
tFIR
—8.0
—
ns
—
RX_CLK duty cycle
tFIRH/tFIRH
45
50
55
%
—
RX_CLK peak-to-peak jitter
tFIRJ
——
250
ps
—
Rise time RX_CLK (20%–80%)
tFIRR
—
0.75
ns
—
Fall time RX_CLK (80%–20%)
tFIRF
—
0.75
ns
—
RXD[7:0], RX_DV, RX_ER setup time to RX_CLK
tFIRDV
1.5
—
ns
—
RX_CLK to RXD[7:0], RX_DV, RX_ER hold time
tFIRDX
0.5
—
ns
—
tFITF
TXD[7:0]
TX_EN
GTX_CLK
TX_ER
tFITDV
tFITR
tFITH
tFIT
tFITDX
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