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参数资料
| 型号： | MPC8544ECVTAQGB |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 1000 MHz, RISC PROCESSOR, PBGA783 |
| 封装： | 29 X 29 MM, 1 MM PITCH, LEAD FREE, PLASTIC, BGA-783 |
| 文件页数： | 53/120页 |
| 文件大小： | 1321K |
| 代理商： | MPC8544ECVTAQGB |
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MPC8544E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 2
38
Freescale Semiconductor
Enhanced Three-Speed Ethernet (eTSEC), MII Management
Figure 20 shows the TBI receive AC timing diagram.
Figure 20. TBI Receive AC Timing Diagram
8.7.3
TBI Single-Clock Mode AC Specifications
When the eTSEC is configured for TBI modes, all clocks are supplied from external sources to the relevant
eTSEC interface. In single-clock TBI mode, when TBICON[CLKSEL] = 1, a 125-MHz TBI receive clock
is supplied on the TSECn_RX_CLK pin (no receive clock is used on TSECn_TX_CLK in this mode,
whereas for the dual-clock mode this is the PMA1 receive clock). The 125-MHz transmit clock is applied
on the TSEC_GTX_CLK125 pin in all TBI modes.
A summary of the single-clock TBI mode AC specifications for receive appears in Table 36.
Table 36. TBI Single-Clock Mode Receive AC Timing Specification
Parameter/Condition
Symbol
Min
Typ
Max
Unit
Notes
RX_CLK clock period
tTRR
7.5
8.0
8.5
ns
—
RX_CLK duty cycle
tTRRH
40
50
60
%
—
RX_CLK peak-to-peak jitter
tTRRJ
——
250
ps
—
Rise time RX_CLK (20%–80%)
tTRRR
——
1.0
ns
—
Fall time RX_CLK (80%–20%)
tTRRF
——
1.0
ns
—
RCG[9:0] setup time to RX_CLK rising edge
tTRRDV
2.0
—
ns
—
RCG[9:0] hold time to RX_CLK rising edge
tTRRDX
1.0
—
ns
—
PMA_RX_CLK1
RCG[9:0]
tTRX
tTRXH
tTRXR
tTRXF
tTRDVKH
PMA_RX_CLK0
tTRDXKH
tTRDVKH
tTRDXKH
tSKTRX
tTRXH
Valid Data
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