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参数资料
| 型号： | MPC8548EVTAVHB |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 60/151页 |
| 文件大小： | 0K |
| 描述： | MPU POWERQUICC III 783-PBGA |
| 产品培训模块： | MPC8548 PowerQUICC III Processors |
| 标准包装： | 1 |
| 系列： | MPC85xx |
| 处理器类型： | 32-位 MPC85xx PowerQUICC III |
| 速度： | 1.5GHz |
| 电压： | 1.1V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 783-BBGA，FCBGA |
| 供应商设备封装： | 783-FCPBGA（29x29） |
| 包装： | 托盘 |
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MPC8548E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 9
16
Freescale Semiconductor
Input Clocks
4
Input Clocks
This section discusses the timing for the input clocks.
4.1
System Clock Timing
The following table provides the system clock (SYSCLK) AC timing specifications for the device.
4.2
Real Time Clock Timing
The RTC input is sampled by the platform clock (CCB clock). The output of the sampling latch is then
used as an input to the counters of the PIC and the TimeBase unit of the e500. There is no jitter
specification. The minimum pulse width of the RTC signal must be greater than 2x the period of the CCB
clock. That is, minimum clock high time is 2
t
CCB, and minimum clock low time is 2 tCCB. There is
no minimum RTC frequency; RTC may be grounded if not needed.
Table 5. SYSCLK AC Timing Specifications
Parameter/Condition
Symbol
Min
Typ
Max
Unit
Notes
SYSCLK frequency
fSYSCLK
16
—
133
MHz
SYSCLK cycle time
tSYSCLK
7.5
—
60
ns
SYSCLK rise and fall time
tKH, tKL
0.6
1.0
1.2
ns
SYSCLK duty cycle
tKHK/tSYSCLK
40
—
60
%
SYSCLK jitter
—
±150
ps
Notes:
1. Caution: The CCB clock to SYSCLK ratio and e500 core to CCB clock ratio settings must be chosen such that the resulting
SYSCLK frequency, e500 (core) frequency, and CCB clock frequency do not exceed their respective maximum or minimum
operating frequencies.See Section 20.2, “CCB/SYSCLK PLL Ratio,” and Section 20.3, “e500 Core PLL Ratio,” for ratio
settings.
2. Rise and fall times for SYSCLK are measured at 0.6 and 2.7 V.
3. Timing is guaranteed by design and characterization.
4. This represents the total input jitter—short term and long term—and is guaranteed by design.
5. The SYSCLK driver’s closed loop jitter bandwidth must be <500 kHz at –20 dB. The bandwidth must be set low to allow
cascade-connected PLL-based devices to track SYSCLK drivers with the specified jitter.
6. This parameter has been adjusted slower according to the workaround for device erratum GEN 13.
7. For spread spectrum clocking. Guidelines are + 0% to –1% down spread at modulation rate between 20 and 60 kHz on
SYSCLK.
8. System with operating core frequency less than 1200 MHz must limit SYSCLK frequency to 100 MHz maximum.
相关PDF资料 |
PDF描述 |
|---|---|
| MPC8548EPXAVHB | MPU POWERQUICC III 783-PBGA |
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| MPC8548ECVTATGB | MPU POWERQUICC III 783-PBGA |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MPC8548EVTAVHD | 功能描述:微处理器 - MPU PQ38 ST WE 1500 R3.0 RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MPC8548EVUAQG | 功能描述:微处理器 - MPU PQ38 8548E PBFREE RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MPC8548EVUATG | 功能描述:微处理器 - MPU PQ38 8548E PB-FREE RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MPC8548EVUAUJ | 功能描述:微处理器 - MPU PQ38 8548E PBFREE RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MPC8548EVUAVH | 制造商:Freescale Semiconductor 功能描述:PQ38 8548E PB-FREE - Bulk |
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