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参数资料
| 型号： | MPC8567VTAUJJ |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 78/139页 |
| 文件大小： | 0K |
| 描述： | MPU POWERQUICC III 1023-PBGA |
| 标准包装： | 1 |
| 系列： | MPC85xx |
| 处理器类型： | 32-位 MPC85xx PowerQUICC III |
| 速度： | 1.333GHz |
| 电压： | 1.1V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 1023-BBGA，FCBGA |
| 供应商设备封装： | 1023-FCPBGA（33x33） |
| 包装： | 托盘 |
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MPC8568E/MPC8567E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 1
Freescale Semiconductor
43
Ethernet Interface and MII Management
Figure 22 shows the MII management AC timing diagram.
Figure 22. MII Management Interface Timing Diagram
MDC period
tMDC
400
—
ns
2
MDC clock pulse width high
tMDCH
32
—
ns
—
MDC to MDIO delay
tMDKHDX
(16*tplb_clk)-3
(16*tplb_clk)+3
ns
3, 5
MDIO to MDC setup time
tMDDVKH
5—
ns
—
MDIO to MDC hold time
tMDDXKH
0—
ns
—
MDC rise time
tMDCR
—10
ns
4
MDC fall time
tMDCF
—10
ns
4
Note:
1. The symbols used for timing specifications herein follow the pattern of t(first two letters of functional block)(signal)(state)
(reference)(state) for inputs and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. For example,
tMDKHDX symbolizes management data timing (MD) for the time tMDC from clock reference (K) high (H) until data
outputs (D) are invalid (X) or data hold time. Also, tMDDVKH symbolizes management data timing (MD) with respect
to the time data input signals (D) reach the valid state (V) relative to the tMDC clock reference (K) going to the high
(H) state or setup time. For rise and fall times, the latter convention is used with the appropriate letter: R (rise) or F
(fall).
2. IEEE 802.3 standard specifies that the max MDC frequency to be 2.5MHz. The frequency is programmed through
MIIMCFG[MgmtClk].
3. This parameter is dependent on the platform clock speed. The delay is equal to 16 platform clock periods +/-3ns. With a
platform clock of 333MHz, the min/max delay is 48ns +/- 3ns.
4. Guaranteed by design
5. tplb_clk is the platform (CCB) clock period.
6. MDC to MDIO data valid tMDKHDV is a function of clock period and max delay time (tMDKHDX). (Min Setup time = Cycle
time – Max delay).
Table 38. MII management AC timing specifications (continued)
Parameters
Symbol
Min
Max
Unit
Notes
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PDF描述 |
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参数描述 |
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| MPC8568EPXAUJJ | 功能描述:微处理器 - MPU 8568 PB Encrypt 1.3GHz RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MPC8568EVTAQGG | 功能描述:微处理器 - MPU No PB 1.0 GHz RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
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