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参数资料
| 型号： | MPC8572VTARNB |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 1067 MHz, MICROPROCESSOR, PBGA1023 |
| 封装： | 33 X 33 MM, LEAD FREE, PLASTIC, FCBGA-1023 |
| 文件页数： | 65/138页 |
| 文件大小： | 1502K |
| 代理商： | MPC8572VTARNB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页当前第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页
MPC8572E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 2
32
Freescale Semiconductor
Ethernet: Enhanced Three-Speed Ethernet (eTSEC)
Figure 7. FIFO Transmit AC Timing Diagram
Rise time TX_CLK (20%–80%)
tFITR
—
0.75
ns
Fall time TX_CLK (80%–20%)
tFITF
—
0.75
ns
FIFO data TXD[7:0], TX_ER, TX_EN setup time to GTX_CLK
tFITDV
2.0
——ns
GTX_CLK to FIFO data TXD[7:0], TX_ER, TX_EN hold time
tFITDX
0.5
—
3.0
ns
Notes:
1. The minimum cycle period (or maximum frequency) of the TX_CLK is dependent on the maximum platform frequency of the
speed bins the part belongs to as well as the FIFO mode under operation. Refer to Section 4.5, “Platform to eTSEC FIFO
Restrictions,” for more detailed description.
Table 25. FIFO Mode Receive AC Timing Specification
At recommended operating conditions with LVDD/TVDD of 2.5V ± 5%
Parameter/Condition
Symbol
Min
Typ
Max
Unit
RX_CLK clock period1
tFIR
5.3
8.0
100
ns
RX_CLK duty cycle
tFIRH/tFIR
45
50
55
%
RX_CLK peak-to-peak jitter
tFIRJ
—
250
ps
Rise time RX_CLK (20%–80%)
tFIRR
—
0.75
ns
Fall time RX_CLK (80%–20%)
tFIRF
—
0.75
ns
RXD[7:0], RX_DV, RX_ER setup time to RX_CLK
tFIRDV
1.5
——ns
RXD[7:0], RX_DV, RX_ER hold time to RX_CLK
tFIRDX
0.5
——ns
1. The minimum cycle period (or maximum frequency) of the RX_CLK is dependent on the maximum platform frequency of the
speed bins the part belongs to as well as the FIFO mode under operation. Refer to Section 4.5, “Platform to eTSEC FIFO
Restrictions,” for more detailed description.
Table 24. FIFO Mode Transmit AC Timing Specification (continued)
At recommended operating conditions with LVDD/TVDD of 2.5V ± 5%
Parameter/Condition
Symbol
Min
Typ
Max
Unit
tFIT
tFITH
tFITF
tFITDX
TXD[7:0]
TX_EN
GTX_CLK
TX_ER
tFITDV
tFITR
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PDF描述 |
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