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参数资料
| 型号： | MPC9608ACR2 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 13/13页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK BUFFER ZD 1:10 32-LQFP |
| 标准包装： | 2,000 |
| 类型： | 零延迟缓冲器 |
| PLL： | 带旁路 |
| 输入： | LVCMOS |
| 输出： | LVCMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:10 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 200MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-LQFP |
| 供应商设备封装： | 32-TQFP（7x7） |
| 包装： | 带卷 (TR) |
MPC9608 REVISION 4 JANUARY 7, 2013
9
2013 Integrated Device Technology, Inc.
MPC9608 Data Sheet
1:10 LVCMOS ZERO DELAY CLOCK BUFFER
Figure 9. Output-to-Output Skew tSK(O)
The pin-to-pin skew is defined as the worst case difference in propagation delay between
any similar delay path within a single device.
VCC
VCC 2
GND
VCC
VCC 2
GND
tSK(O)
VCC
VCC 2
GND
VCC
VCC 2
GND
t()
CCLK
FB_IN
Figure 10. Propagation Delay (tPD, static phase offset)
Test Reference
The time from the PLL controlled edge to the non controlled edge, divided by the time between
PLL controlled edges, expressed as a percentage.
VCC
VCC2
GND
tP
T0
DC = tP/T0 x 100%
Figure 11. Output Duty Cycle (DC)
Figure 12. I/O Jitter
The deviation in t0 for a controlled edge with respect to a t0 mean in a random sample
of cycles.
TJIT() = |T0 - T1 mean|
CCLK
FB_IN
Figure 13. Cycle-to-Cycle Jitter
The variation in cycle time of a signal between adjacent cycles, over a random sample of
adjacent cycle pairs.
TN
TJIT(CC) = |TN -TN + 1|
TN + 1
Figure 14. Period Jitter
The deviation in cycle time of a signal with respect to the ideal period over a random sample
of cycles.
TJIT(PER) = |TN - 1/f0|
T0
Figure 15. Output Transition Time Test Reference
tF
tR
VCC =3.3 V
2.4
0.55
Figure 16. Setup and Hold Time (ts, tH) Test Reference
VCC
GND
ts
CCLK
CLK_STOP
VCC
GND
tH
VCC 2
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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