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参数资料
| 型号： | MPC9817ENR2 |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | 66 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO20 |
| 封装： | LEAD FREE, SSOP-20 |
| 文件页数： | 5/8页 |
| 文件大小： | 97K |
| 代理商： | MPC9817ENR2 |
Advanced Clock Drivers Devices
Freescale Semiconductor
5
MPC9817
Figure 3. MPC9817 AC Test Reference (LVCMOS Outputs)
Table 7. AC Characteristics(1) (2) (VDD = 3.3 V ± 5%, TA = –40° to +85°C)
1. AC characteristics are design targets and pending characterization.
2. AC characteristics apply for parallel output termination of 50
to V
TT.
Symbol
Characteristics
Min
Typ
Max
Unit
Condition
Input and Output Timing Specification
fref
Input Reference Frequency
25 MHz Input
XTAL Input
25
MHz
fVCO
VCO Frequency Range
—
400
—
MHz
fMCX
Output Frequency (QAx)
FSEL0, FSEL1 = 00
FSEL0, FSEL1 = 01
FSEL0, FSEL1 = 10
FSEL0, FSEL1 = 11
Output Frequency (QREFx)
25
33
50
66
25
—
MHz
PLL locked
frefPW
Reference Input Pulse Width
10
—
ns
@ 25 MHz
DC
Output Duty Cycle
47.5
50
52.5
%
fout
Output Frequency Accuracy
Crystal(3)
External Reference
3. Based upon recommended crystal specifications as outlined in operation section.
—
100
0
ppm
With recommended crystal
see Table 3
PLL Specifications
BW
PLL Closed Loop Bandwidth(4)
4. –3 dB point of PLL transfer characteristics.
500
kHz
tLOCK
Maximum PLL Lock Time
10
ms
Skew and Jitter Specifications
tsk(O)
Output-to-Output Skew (within a bank)
100
ps
tsk(O)
Output-to-Output Skew (between bank A and bank Ref)
200
FSEL0, FSEL1 = 00
tJIT(CC)
Cycle-to-Cycle Jitter
150
ps
@ 25 MHz Input Reference
QA output
tJIT(PER)
Period Jitter
100
ps
@ 25 MHz Input Reference
QA output
tr, tf
Output Rise/Fall Time
1
ns
20% to 80%
Z = 50
RT = 50
VTT
Z = 50
VTT
DUT MPC9817
Pulse
Generator
Z = 50
RT = 50
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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