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参数资料
| 型号： | MQ80C52EXXX-25SBR |
| 厂商： | TEMIC SEMICONDUCTORS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CQFP44 |
| 文件页数： | 16/290页 |
| 文件大小： | 4178K |
| 代理商： | MQ80C52EXXX-25SBR |
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Interrupts
5-4
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ARM DDI 0165B
nFIQ or nIRQ) typically does not take effect until after the Memory stage of that
instruction. The instruction that re-enables interrupts on the ARM9E-S can cause the
ARM9E-S to be sensitive to interrupts as early as the Execute stage of that instruction.
For example, consider the following instruction sequence:
STR r0, [r1] ;Write to interrupt controller, clearing interrupt
SUBS pc, r14, #4 ;Return from interrupt routine
The execution of this code sequence is illustrated in Figure 5-1.
Figure 5-1 Retaking the FIQ exception
nFIQ input until cycle 4. The SUBS instruction causes the ARM9E-S to be sensitive to
interrupts during cycle 3.
Because of this timing relationship, the ARM9E-S retakes the FIQ exception in this
example.
The FIQDIS (and similarly IRQDIS) output from the ARM9E-S indicates when the
ARM9E-S is sensitive to the state of the nFIQ (nIRQ) input (0 for sensitive, 1 for
insensitive). If nFIQ is asserted in the same cycle that FIQDIS is LOW, the ARM9E-S
takes the FIQ exception in a later cycle, even if the nFIQ input is subsequently
deasserted.
There are several approaches that you can adopt to ensure that interrupts are not enabled
too early on the ARM9E-S. The best approach is highly dependent on the overall
system, and can be a combination of hardware and software.
CLK
nFIQ
FIQDIS
DE
M
W
DE
M
W
STR r0, [r1]
SUBS pc, r14, #4
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PDF描述 |
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