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参数资料
| 型号： | MQ80C52EXXX-25SBR |
| 厂商： | TEMIC SEMICONDUCTORS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CQFP44 |
| 文件页数： | 273/290页 |
| 文件大小： | 4178K |
| 代理商： | MQ80C52EXXX-25SBR |
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Memory Interface
ARM DDI 0165B
Copyright 2000 ARM Limited. All rights reserved.
4-7
4.5
Endian effects for instruction fetches
The ARM9E-S performs 32-bit or 16-bit instruction fetches depending on whether the
processor is in ARM or Thumb state. The processor state can be determined externally
by the value of the ITBIT signal. When this signal is LOW, the processor is in ARM
state, and 32-bit instructions are fetched. When ITBIT is HIGH, the processor is in
Thumb state and 16-bit instructions are fetched.
The address produced by the ARM9E-S is always halfword-aligned. However, the
memory system must ignore bit 1of the address, depending on the size of the instruction
request. The significant address bits are listed in Table 4-3.
When a halfword instruction fetch is performed, a 32-bit memory system can return the
complete 32-bit word, and the ARM9E-S extracts the valid halfword field from it. The
field extracted depends on the state of the CFGBIGEND signal, which determines the
endianness of the system (see Memory formats on page 2-4).
The fields extracted by the ARM9E-S are shown in Table 4-4.
When connecting 8-bit or 16-bit memory systems to the ARM9E-S, ensure that the data
is presented to the correct byte lanes on the ARM9E-S as shown in Table 4-5.
Table 4-3 Significant address bits
ITBIT
Width
Significant
address bits
1
Halfword
IA[31:1]
0Word
IA[31:2]
Table 4-4 32-bit instruction fetches
ITBIT
IA[1]
Little-endian
CFGBIGEND = 0
Big-endian
CFGBIGEND = 1
0
X
INSTR[31:0]
Table 4-5 Halfword accesses
ITBIT
IA[1]
Little-endian
CFGBIGEND = 0
Big-endian
CFGBIGEND = 1
1
0
INSTR[15:0]
INSTR[31:16]
1
INSTR[31:16]
INSTR[15:0]
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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