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参数资料
| 型号： | MSC8126VT8000 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 18/48页 |
| 文件大小： | 0K |
| 描述： | IC DSP QUAD 16B 500MHZ 431FCPBGA |
| 标准包装： | 60 |
| 系列： | StarCore |
| 类型： | SC140 内核 |
| 接口： | DSI，以太网，RS-232 |
| 时钟速率： | 500MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 1.436MB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 90°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 431-BFBGA，FCBGA |
| 供应商设备封装： | 431-FCPBGA（20x20） |
| 包装： | 托盘 |
| 配用： | MSC8126ADSE-ND - KIT ADVANCED DEV SYSTEM 8126 |
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Electrical Characteristics
V
3.3 V
B
V DDH (IO)
A
1.2 V
V DD /V CCSYN
t (time)
Figure 8. Power-Up Sequence for V DDH and V DD /V CCSYN
The following rules apply:
1.
2.
2.5.3
During time interval A, V DDH should always be equal to or less than the V DD / V CCSYN voltage level.
The duration of interval A should be kept below 10 ms.
The duration of timing interval B should be kept as small as possible and less than 10 ms.
Clock and Timing Signals
The following sections include a description of clock signal characteristics. Table 7 shows the maximum frequency values for
internal (Core, Reference, Bus, and DSI) and external ( CLKIN and CLKOUT ) clocks. The user must ensure that maximum
frequency values are not exceeded.
Table 7. Maximum Frequencies
Characteristic
Core frequency
Reference frequency (REFCLK)
Internal bus frequency (BLCK)
DSI clock frequency (HCLKIN)
External clock frequency (CLKIN or CLKOUT)
Maximum in MHz
400/500
133/166
133/166
HCLKIN ≤ (min{100 MHz, CLKOUT})
133/166
Table 8. Clock Frequencies
400 MHz Device
500 MHz Device
Characteristics
Symbol
Min
Max
Min
Max
CLKIN frequency
BCLK frequency
Reference clock (REFCLK) frequency
Output clock (CLKOUT) frequency
SC140 core clock frequency
F CLKIN
F BCLK
F REFCLK
F CLKOUT
F CORE
20
40
40
40
200
133.3
133.3
133.3
133.3
400
20
40
40
40
200
166.7
166.7
166.7
166.7
500
Note:
18
The rise and fall time of external clocks should be 5 ns maximum
MSC8126 Quad Digital Signal Processor Data Sheet, Rev. 15
Freescale Semiconductor
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参数描述 |
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