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参数资料
| 型号： | MSM66Q573L-XXTB |
| 厂商： | OKI ELECTRIC INDUSTRY CO LTD |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 14 MHz, MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, TQFP-100 |
| 文件页数： | 407/419页 |
| 文件大小： | 2551K |
| 代理商： | MSM66Q573L-XXTB |
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3-4
MSM66573 Family User's Manual
Chapter 3 CPU Control Functions
(2)
Standby control register (SBYCON)
The standby control register (SBYCON) is an 8-bit register that sets the standby mode and
the CPU operating clock (CPUCLK).
The program can read from and write to SBYCON.
At reset (due to a
RES input, BRK instruction execution, watchdog timer overflow, or opcode
trap), SBYCON is 08H.
Figure 3-2 shows the configuration of SBYCON.
[Description of each bit]
STP (bit 0)
Setting the stop code acceptor (STPACP) to "1", and then setting STP to "1" will change
the mode to the STOP mode. When an interrupt is generated or the
RES input causes
a reset, STP is reset to "0" and the STOP mode is released.
HLT (bit 1)
Setting HLT to "1" changes the mode to the HALT mode. When an interrupt is generated,
the
RES input causes a reset, or overflow of the watchdog timer causes a reset, HLT is
reset to "0" and the HALT mode is released.
FLT (bit 2)
Setting FLT to "1" will cause the output ports (all pins set to output mode) to go to a high
impedance state when the STOP mode is entered.
At the input ports, a circuit operates to prevent current flow between the power supply and
GND, even if the inputs are left unconnected. Therefore, it is not necessary to fix the input
pin levels during the STOP mode. However, if the following pins are used as inputs
(regardless of whether they are primary or secondary functions), the circuit to prevent
current flow will not operate. Thus, to prevent undefined input states, use either pull-up
or pull-down resistors (to fix the input levels) during the STOP mode.
P6_0 to P6_3, P9_0, P9_1 : External interrupt pins (EXINT0 to EXINT5)
P10_0
: SIO3 transmit-receive clock input pin
P10_1
: SIO3 receive data input pin
Using the above pins as secondary function inputs, even if the STOP mode is entered with
FLT set ("1"), the STOP mode can be released by an external interrupt input or an SIO3
data reception. For details, refer to Section 3.2.4, "Operation of Each Standby Mode,"
(3) STOP Mode.
OSCS (bit 3)
During the STOP mode and when the subclock (XTCLK) has been selected as the CPU
operating clock (CPUCLK), OSCS specifies whether to terminate or continue oscillation
of the main clock (OSCCLK).
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