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参数资料
| 型号： | NCP1583DR2G |
| 厂商： | ON Semiconductor |
| 文件页数： | 4/16页 |
| 文件大小： | 0K |
| 描述： | IC REG CTRLR BUCK PWM VM 8-SOIC |
| 产品变化通告： | Product Discontinuation 01/Oct/2008 |
| 标准包装： | 2,500 |
| PWM 型： | 电压模式 |
| 输出数： | 1 |
| 频率 - 最大： | 325kHz |
| 占空比： | 80% |
| 电源电压： | 4.5 V ~ 13.2 V |
| 降压： | 是 |
| 升压： | 无 |
| 回扫： | 无 |
| 反相： | 无 |
| 倍增器： | 无 |
| 除法器： | 无 |
| Cuk： | 无 |
| 隔离： | 无 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 8-SOIC（0.154"，3.90mm 宽） |
| 包装： | 带卷 (TR) |
NCP1582, NCP1582A, NCP1583
ELECTRICAL CHARACTERISTICS (0 _ C < T A < 70 _ C, ? 40 _ C < T J < 125 _ C (Note 2), 4.5 V < V CC < 13.2 V, 4.5 V < BST < 26.5 V,
C TG = C BG = 1.0 nF(REF:NTD30N02), for min/max values unless otherwise noted.)
Characteristic
Input Voltage Range
Boost Voltage Range
Conditions
?
?
Min
4.5
4.5
Typ
Max
13.2
26.5
Unit
V
V
Supply Current
Quiescent Supply Current
V FB = 1.0 V, No Switching
?
1.0
1.75
mA
V CC = 13.2 V
Boost Quiescent Current
V FB = 1.0 V, No Switching
?
140
?
m A
Under Voltage Lockout
UVLO Threshold
UVLO Hysteresis
V CC Rising Edge
?
3.85
?
4.2
0.5
V
V
Switching Regulator
VFB Feedback Voltage,
T A = 0 to 70 ° C
0.788
0.8
0.812
V
Control Loop in Regulation
? 40 to 125 ° C
0.8
Oscillator Frequency (NCP1582,
NCP1582A)
Oscillator Frequency (NCP1583)
T A = 0 to 70 ° C
? 40 to 125 ° C
T A = 0 to 70 ° C
300
275
350
350
300
400
325
kHz
kHz
? 40 to 125 ° C
300
Ramp ? Amplitude Voltage
Minimum Duty Cycle
Maximum Duty Cycle
?
?
70
1.1
0
75
?
?
80
V
%
%
Minimum Pulse Width
Blanking Time
BG Minimum On Time
Static Operating
100
50
~500
150
ns
ns
ns
Error Amplifier (GM)
Transconductance
5.0
mmho
Open Loop DC Gain
55
70
?
DB
Output Source Current
Output Sink Current
V FB = 0.8 V
V FB > 0.8 V
80
80
120
120
m A
m A
Input Offset Voltage
Input Bias Current
Unity Gain Bandwidth
? 2.0
0
0.1
4.0
2.0
1.0
mV
m A
Mhz
Soft ? Start
SS Source Current
V FB < 0.8 V
5.0
10
15
m A
Switch Over Threshold
Current Limit
100
% of Vref
Trip Voltage (NCP1582, NCP1583)
Trip Voltage (NCP1582A)
Vphase to ground
Vphase to ground
? 350
? 450
mV
mV
Gate Drivers
Upper Gate Source
Upper Gate Sink
Lower Gate Source
Lower Gate Sink
Vgs = 6.0 V
Vugate wrt Phase = 1.0 V
Vgs = 6.0 V
Vlgate wrt GND = 1.0 V
?
?
0.7
2.4
0.7
2.2
A
W
A
W
PHASE Falling to BG Rising Delay
BG Falling to TG Rising Delay
V CC = 12 V, PHASE < 2.0 V, BG > 2.0 V
V CC = 12 V, BG < 2.0 V, TG > 2.0 V
?
?
30
30
90
60
ns
ns
Enable Threshold
0.4
V
2. Specifications to ? 40 ° C are guaranteed via correlation using standard quality control (SQC), not tested in production.
http://onsemi.com
4
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PDF描述 |
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