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参数资料
| 型号： | OR2T26A-6S432 |
| 厂商： | Electronic Theatre Controls, Inc. |
| 元件分类： | FPGA |
| 英文描述： | Field-Programmable Gate Arrays |
| 中文描述： | 现场可编程门阵列 |
| 文件页数： | 63/192页 |
| 文件大小： | 3148K |
| 代理商： | OR2T26A-6S432 |
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Data Sheet
June 1999
ORCA Series 2 FPGAs
Lucent Technologies Inc.
155
Timing Characteristics (continued)
Notes:
The pin-to-pin timing parameters in this table should be used instead of results reported by
ORCA Foundry.
This clock delay is for a fully routed clock tree that uses the primary clock network. It includes both the input buffer delay and the clock routing to
the PFU CLK input. The delay will be reduced if any of the clock branches are not used. The given Setup (delayed and no delay) and Hold
(delayed) timing allows the input clock pin to be located in any PIC on any side of the device, but direct I/O
→FF routing must be used. The Hold
(no delay) timing assumes the clock pin is located at one of the four center PICs and direct I/O
→FF routing is used. If it is not located at one of
the four center PICs, this delay must be increased by up to the following amounts: OR2T15B = 5.7%, OR2T40B = 12.5%.
Figure 64. Global Input to Clock Setup/Hold Time
Table 45B. OR2TxxB Global Input to Clock Setup/Hold Time (Pin-to-Pin)
OR2TxxB Commercial: VDD = 3.0 V to 3.6 V, 0 °C
≤ TA ≤ 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C ≤ TA ≤ +85 °C.
Description
(TJ = all, VDD = all)
Device
Speed
Unit
-7
-8
Min
Max
Min
Max
Input to CLK (TTL/CMOS)
Setup Time (no delay)
OR2T15B
OR2T40B
0.0
—
0.0
—
ns
Input to CLK (TTL/CMOS)
Setup Time (delayed)
OR2T15B
OR2T40B
4.7
7.7
—
4.0
5.5
—
ns
Input to CLK (TTL/CMOS)
Hold Time (no delay)
OR2T15B
OR2T40B
1.6
1.4
—
1.4
1.3
—
ns
Input to CLK (TTL/CMOS)
Hold Time (delayed)
OR2T15B
OR2T40B
0.0
—
0.0
—
ns
Q
D
CLK
INPUT
5-4847(F)
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| OR2T26A7S208-DB | 功能描述:FPGA - 现场可编程门阵列 Use LatticeEC RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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