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参数资料
型号： OR3T1256BC600I-DB
厂商： LATTICE SEMICONDUCTOR CORP
元件分类： FPGA
英文描述： FPGA, 784 CLBS, 186000 GATES, PBGA600
封装： PLASTIC, EBGA-600
文件页数： 23/210页
文件大小： 3438K
代理商： OR3T1256BC600I-DB
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Lattice Semiconductor
119
Data Sheet
December 2002
ORCA Series 3C and 3T FPGAs
Timing Characteristics (continued)
Table 50. Programmable Clock Manager (PCM) Timing Characteristics (Preliminary Information)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
≤TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
* Input frequency tolerance is the allowed input clock frequency change in parts per million.
See Table 29 and Table 30 for acquisition times for individual frequencies.
PLL mode, divider reg = 1111111 (input freq. = output freq.).
Note: All timing values for the PCM are preliminary information.
Parameter
Symbol
Speed
Unit
-4
-5
-6
-7
Min
Max
Min
Max
Min
Max
Min
Max
Input Clock Frequency:
FPCMI
OR3Cxx
5
133
5
133
—
MHz
OR3Txxx
—
5
133
5
133
5
133
MHz
Output Clock Frequency:
FPCMO
OR3Cxx
5
135
5
135
—
MHz
OR3Txxx
—
5
100
5
100
5
100
MHz
Input Clock Duty Cycle
PCMI_DUTY
30.00
70.00
30.00
70.00
30.00
70.00
30.00
70.00
%
Output Clock Duty Cycle
PCMO_DUTY
3.13
96.90
3.13
96.90
3.13
96.90
3.13
96.90
%
Input Frequency Tolerance*
FTOL
—
26400
—
26400
—
26400
—
26400 ppm
PCM Acquisition Time (CLK In to
LOCK)
PCM_ACQ
36
100
36
100
36
100
36
100
s
PCM Off Delay (cong. Done-L, WE to
PCM power off)
PCMOFF_DEL
—
100.0
—
100.0
—
100.0
—
100.0
ns
PCM Delay in DLL Mode (propagation
delay)
PCMDLL-DEL
—
1.95
—
1.82
—
1.63
—
1.50
ns
PCM Delay in PLL Mode (propagation
delay)
PCMPLL_DEL
—
0.00
—
0.00
—
0.00
—
0.00
ns
PCM Clock In to PCM Clock Out
(CLK In to ECLK)
PCMBYE_DEL
—
0.47
—
0.36
—
0.26
—
0.24
ns
PCM Clock In to PCM Clock Out
(CLK In to SCLK)
PCMBYS_DEL
—
0.47
—
0.36
—
0.26
—
0.24
ns
Routed Clock-in Delay (routing to PCM
phase detect, using DIV0)
RTCKD_DEL
—
1.30
—
1.10
—
0.90
—
TBD
ns
System Clock-out Delay (PCM oscilla-
tor to SCLK output at PCM)
PCMSCK_DEL
—
2.70
—
2.20
—
1.90
—
TBD
ns
Parameter
Symbol
fOUT (MHz)
PLL Mode
DLL Mode
Unit
Output Jitter
OUTJIT
5—20
250
200
ps
21—30
210
170
ps
31—40
180
145
ps
41—50
155
123
ps
51—60
130
105
ps
61—70
110
90
ps
71—80
95
75
ps
81—90
80
65
ps
91—100
70
55
ps
相关PDF资料
PDF描述
OR3T1257BC600-DB FPGA, 784 CLBS, 186000 GATES, PBGA600
OR3T55 3C and 3T Field-Programmable Gate Arrays
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OR4E041BM416-DB FPGA, 1296 CLBS, 380000 GATES, PBGA416
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